半导体器件的制作方法技术

本发明专利技术公开了一种半导体器件的制作方法，晶片上旋涂第一PR，并对第一PR进行惰性气体元素的离子注入；对第一PR进行光刻，在晶片上暴露出NMOS管后，向晶片内进行N型元素的离子注入，形成NMOS管的漏极和源极；去除第一PR；在晶片上旋涂第二PR，并对第二PR进行惰性气体元素的离子注入；对第二PR进行光刻，在晶片上暴露出PMOS管后，向晶片内进行P型元素的离子注入，形成PMOS管的漏极和源极。采用该方法能够避免离子注入过剂量。

【技术实现步骤摘要】

本专利技术涉及半导体技术，特别涉及一种。
技术介绍
半导体器件制作是指在半导体衬底上执行一系列复杂的化学或物理操作，以形成半导体器件的过程。图1 图14为现有技术中的过程剖面示意图， 该方法主要包括步骤101，参见图1，提供一半导体衬底1001，在半导体衬底1001上形成N阱1002、 P阱1003以及浅沟槽隔离区(STI) 1004。首先，采用双阱工艺来定义N型金属氧化物半导体(NMOQ管和P型金属氧化物半导体(PMOS)管的有源区，从而得到N阱1002和P阱1003。然后，通过光刻以及蚀刻等工艺，在半导体衬底1001上形成STI 1004，用于电绝缘所形成的NMOS管和PMOS管的有源区。步骤102，参见图2，在半导体衬底1001表面生长栅氧化层和淀积多晶硅，并利用光刻、蚀刻和离子注入等工艺在P阱1003上方形成NMOS管的栅极结构1005，在N阱1002 上方形成PMOS管的栅极结构1005。本步骤中，首先进行栅氧化层的生长；然后，通过化学气相淀积工艺，在晶片表面淀积一层多晶硅，厚度约为500 2000埃；之后，通过光刻、蚀刻和离子注入等工艺，制作出 NMOS管和PMOS管的栅极结构。本专利技术所述栅极结构包括由多晶硅构成的栅极和位于栅极下方的栅氧化层。至此，完成了栅极结构的制作。步骤103，参见图3，涂覆光阻胶(PR) 1006，在I3R 1006之上施加第一掩膜版(图未示出)，并进行曝光、显影，从而形成第一光刻图案，其中，曝光、显影后保留的I3R 1006覆盖在PMOS管的表面，匪OS管的表面暴露出来。步骤104，参见图4，进行轻掺杂漏(LDD)注入，在NMOS管栅极结构1005两侧的半导体衬底1001上形成轻掺杂漏极1007和轻掺杂源极1008。注入的离子为N型元素，例如磷或砷。在半导体器件微型化、高密度化、高速化和系统集成化等需求的推动下，栅极结构的宽度不断减小，其下方的沟道长度也不断减小，然而漏端的电压并没有显著减小，这就造成了在漏端的电场的增加，使得附近的电荷具有较大的能量，这些热载流子有可能穿越栅氧化层，引起了漏电流的增加，因此，需要采用一些手段来降低漏电流出现的可能性，如LDD注入。步骤105，参见图5，将第一光刻图案剥离。具体来说，主要采用两种方法去除PR 1006，第一，采用氧气(O2)进行干法刻蚀，氧气与ra 1006发生化学反应，可将ra 1006去除；第二，还可采用湿法去胶法，例如，采用硫酸和双氧水的混合溶液可将PR 1006去除。步骤106，参见图6，涂覆ra 1006，在ra 1006之上施加第二掩膜版(图未示出)，并进行曝光、显影，从而形成第二光刻图案，其中，曝光、显影后保留的I3R 1006覆盖NMOS管表面，PMOS管的表面暴露出来。步骤107，参见图7，进行轻掺杂漏LDD注入，在PMOS管栅极结构1005两侧的半导体衬底1001上形成轻掺杂漏极1007和轻掺杂源极1008。注入的离子为P型元素，例如硼或铟。至此，完成了 NMOS管和PMOS管的轻掺杂漏极1007和轻掺杂源极1008的制作。步骤108，参见图8，在半导体衬底1001表面依次淀积二氧化硅(SiO2) 1009和氮化硅(Si3N4) 10100，并采用干法刻蚀工艺蚀刻晶片表面的氮化硅1010，形成NMOS管和PMOS 管的栅极结构1005的侧壁层。其中，侧壁层包括第一例壁层和第二侧壁层，第一侧壁层为二氧化硅1009，第二侧壁层为蚀刻后的氮化硅1010。侧壁层可用于防止后续进行源漏注入时过于接近沟道以致发生源漏穿通，即注入的杂质发生扩散从而产生漏电流。至此，完成了侧壁层的制作。步骤109，参见图9，涂覆I3R 1006，在I3R 1006之上施加第三掩膜版(图未示出)，并进行曝光、显影，从而形成第三光刻图案，其中，曝光、显影后保留的I3R 1006覆盖在PMOS 管的表面，NMOS管的表面暴露出来。步骤110，参见图10，进行离子注入，从而形成NMOS管的漏极1011和源极1012。注入的离子为N型元素，例如磷或砷，N型离子注入后形成的结深比步骤104中进行LDD注入后形成的结深略大。需要说明的是，由于侧壁层可作为栅极结构1005的保护层，因此注入的离子难以进入栅极，从而仅对栅极两侧的半导体衬底1001实现了注入，并最终形成漏极1011和源极 1012。步骤111，参见图11，将第三光刻图案剥离。步骤112，参见图12，涂覆光ra 1006，在ra 1006之上施加第四掩膜版(图未示出)，并进行曝光、显影，从而形成第四光刻图案，其中，曝光、显影后保留的I3R 1006覆盖 NMOS管表面，PMOS管的表面暴露出来。步骤113，参见图13，进行离子注入，从而形成PMOS管的漏极1011和源极1012。注入的离子为P型元素，例如硼或铟，P型离子注入后形成的结深比步骤107中进行LDD注入后形成的结深略大。步骤114，参见图14，将第四光刻图案剥离。至此，完成了 NMOS管和PMOS管的漏极、源极的制作。在半导体器件的实际生产过程中，以晶片组为单位进行制造，假设半导体器件的生产包括一百道工序，晶片组中的所有晶片完成第一道工序后，然后晶片组中的所有晶片再进入第二道工序后，以此类推，直至第一百道工序完成。而在进行每道工序时，晶片组中的所有晶片依次完成，例如，若晶片组包括十个晶片，第一晶片完成第一道工序后，第二晶片再进入第一道工序，以此类推，直至第十晶片完成第一道工序。举例说明，在上述步骤110中，当进行离子注入时，第一晶片完成离子注入后，第二晶片再进行离子注入。通常在进行离子注入的剂量控制时，将前一晶片的离子注入剂量作为后一晶片的离子注入剂量的参考，以期对后一晶片的离子注入剂量进行控制。图15为现有技术中离子注入剂量控制的示意图，如图15所示，离子发射源1501发射离子束，第一晶片1502和第二晶片1503沿从左至右的方向，在水平方向上移动，当第一晶片1501进行离子注入时，测量装置1504测量离子流强度，由于离子流强度与离子注入时间的乘积等于离子注入的剂量，因此，若测量所得的离子流强度小于标准值，则在第一晶片1502的离子注入时间的基础上适当增加一些时间，将增加后的时间作为第二晶片1503的离子注入时间，以对第二晶片1503的离子注入剂量进行控制。然而，在实际应用中，经实验测定，当进行离子注入时，离子撞击ra会产生电子e_， 由于注入的离子带正电荷，而电子带负电荷，因此，电子会与中和一部分的离子，使得测量装置所测量的第一晶片的离子流强度变小，当对第二晶片进行离子注入的剂量控制时，增大了第二晶片的离子注入时间，使得第二晶片的离子注入过剂量，类似地，对于LDD注入， 也会产生同样的问题。
技术实现思路
有鉴于此，本专利技术提供一种，能够避免离子注入过剂量。为解决上述技术问题，本专利技术的技术方案是这样实现的一种，该方法包括晶片上旋涂第一光阻胶PR，并对第一 ra进行惰性气体元素的离子注入； 对第一冊进行光刻，在晶片上暴露出N型金属氧化物半导体NMOS管后，向晶片内进行N型元素的离子注入，形成NMOS管的漏极和源极；去除第一 ra;在晶片上旋涂第二 PR，并对第二 ra进行惰性气体元素的离子注入；对第二冊进行光刻，本文档来自技高网...

【技术保护点】
１．一种半导体器件的制作方法，该方法包括：晶片上旋涂第一光阻胶ＰＲ，并对第一ＰＲ进行惰性气体元素的离子注入；对第一ＰＲ进行光刻，在晶片上暴露出Ｎ型金属氧化物半导体ＮＭＯＳ管后，向晶片内进行Ｎ型元素的离子注入，形成ＮＭＯＳ管的漏极和源极；去除第一ＰＲ；在晶片上旋涂第二ＰＲ，并对第二ＰＲ进行惰性气体元素的离子注入；对第二ＰＲ进行光刻，在晶片上暴露出Ｐ型金属氧化物半导体ＰＭＯＳ管后，向晶片内进行Ｐ型元素的离子注入，形成ＰＭＯＳ管的漏极和源极。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31