本发明专利技术涉及编程不同大小的容限及在选择状态下使用补偿进行感测以改进非易失性存储器中的读取操作。非易失性存储器读取操作在存储器单元的表观阈值电压可能已移位时补偿浮动栅极耦合。可使用基于从相邻存储器单元读取的电荷电平的参考值来读取所关注的存储器单元。错读所述相邻单元可在特定编程方法中具有较大影响，且更具体来说，可在这些方法中读取相邻存储器单元的特定状态或特定电荷电平时具有较大影响。在一个实施例中，对存储器单元进行编程以在其中错读相邻存储器单元更有害的特定状态之间创建较宽容限。此外，在一个实施例中，当以某些参考电平读取时而非以其它参考电平读取时，通过基于相邻单元的状态补偿浮动栅极耦合来读取存储器单元。
【技术实现步骤摘要】
本专利技术涉及编程非易失性存储器。
技术介绍
半导体存储器装置已越来越普遍地用于各种电子装置中。举例来说，非易失性半导体存储器正用于蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置及其它装置中。电可擦除可编程只读存储器(EEPROM)(包含快闪电可擦除可编程只读存储器)及电可编程只读存储器(EPROM)是最普遍的非易失性半导体存储器。快闪存储器系统的一个实例使用“与非”结构，其包含夹在两个选择栅极之间串联布置的多个晶体管。所述串联的晶体管及选择栅极称作“与非”串。图1是显示一个“与非”串的俯视图。图2是“与非”串的等效电路。图1及2中描绘的“与非”串包含夹在第一选择栅极120与第二选择栅极122之间的四个串联晶体管100、102、104及106。选择栅极 120将“与非”串连接到位线126。选择栅极122将”与非”串连接到源极线128。通过经由选择线S⑶将适当电压施加到控制栅极120 CG来控制选择栅极120。通过经由选择线SGS 将适当电压施加到控制栅极122CG来控制选择栅极122。晶体管100、102、104及106的每一者均包含控制栅极及浮动栅极，以形成存储器单元的栅极元件。举例来说，晶体管100包含控制栅极100 CG及浮动栅极100 TO。晶体管102包含控制栅极102 CG及浮动栅极102 re。晶体管104包含控制栅极104 CG及浮动栅极104 TO。晶体管106包含控制栅极106 CG及浮动栅极106TO。控制栅极100 CG连接到字线札3，控制栅极102 CG连接到字线札2， 控制栅极104 CG连接到字线WLl，及控制栅极106 CG连接到字线Wi)。应注意，尽管图1及2显示“与非”串中的四个存储器单元，但使用四个晶体管仅作为实例提供。“与非”串可具有少于四个存储器单元或多于四个存储器单元。举例来说， 一些“与非”串将包含八个存储器单元、16个存储器单元、32个存储器单元等。本文的论述并不局限于“与非”串中的任何特定数量的存储器单元。使用“与非”结构的快闪存储器系统的典型架构将包含数个“与非”串。举例来说， 图3显示具有更多“与非”串的存储器阵列的三个“与非”串202、204及206。图3的“与非”串的每一者包含两个选择晶体管或栅极及四个存储器单元。举例来说，“与非”串202包含选择晶体管220及230，及存储器单元222、224、2沈及228。“与非”串204包含选择晶体管240及250，及存储器单元对2、对4、246及对8。每一串均由一个选择栅极(例如，选择栅极230及选择栅极250)连接到源极线。使用选择线SGS来控制源极侧选择栅极。由选择线SGD控制的选择栅极220、240等将各种“与非”串连接到相应的位线。在其它实施例中，选择线未必需要是共用的。字线WL3连接到存储器单元222及存储器单元242的控制栅极。字线WL2连接到存储器单元2M及存储器单元244的控制栅极。字线WLl连接到存储器单元2 及存储器单元246的控制栅极。字线WLO连接到存储器单元2 与存储器单元对8的控制栅极。由此可见，位线及相应的“与非”串包括存储器单元阵列的一列。字线 (WL3、ffL2、ffLl及Wi))包括所述阵列的各行。每一字线连接所述列中的每一存储器单元的控制栅极。举例来说，字线WL2连接到存储器单元224、244及252的控制栅极。“与非”型快闪存储器及其操作的相关实例提供于以下美国专利/专利申请案中， 所有所述美国专利/专利申请案以引用的方式并入本文中第5，570，315号美国专利、第 5，774，397号美国专利、第6，046，935号美国专利、第6，456，528号美国专利及系列号为 09/893，277(公开号US2003/0002348)的美国专利申请案。每一存储器单元可存储数据(模拟或数字)。当存储一个位的数字数据时，将存储器单元(通常称作二进制存储器单元)的可能阈值电压的范围划分为两个范围，所述两个范围被指派逻辑数据“ 1”及“0”。在“与非”型快闪存储器的一个实例中，在擦除存储器单元之后阈值电压为负，且被定义为逻辑“1”。在编程操作之后阈值电压为正，且被定义为逻辑“0”。当阈值电压为负并通过向控制栅极施加0伏来尝试读取时，存储器单元将导通以指示正存储逻辑1。当阈值电压为正且通过向控制栅极施加0伏来尝试读取操作时，存储器单元将不导通，此指示正存储逻辑0。多状态存储器单元还可存储多个层级的信息，举例来说，多个位的数字数据。在存储多个层级的数据的情况下，将可能阈值电压的范围划分成数据层级的数量。举例来说，如果存储四个信息层级，那么将存在四个阈值电压范围，其被指派为数据值“11”、“10”、“01”及“00”。在“与非”型存储器的一个实例中，在擦除操作之后阈值电压为负且被定义为“11”。将三个不同的正阈值电压用于“10”、“01”及“00”的状态。编程到存储器单元中的数据与单元的阈值电压范围之间的特定关系取决于适于存储器单元的数据编码方案。举例来说，第6，222，762号美国专利及于2003年6月13日申请的第10/461，244号美国专利申请案“追踪存储器系统的单元(Tracking Cells For AMemory System)”描述了用于多状态快闪存储器单元的各种数据编码方案，所述两者以全文引用的方式并入本文中。另外，根据本揭示内容的实施例可应用于存储多于两个位的数据的存储器单元。在编程电可擦除可编程只读存储器或快闪存储器装置时，通常将编程电压施加到控制栅极且将位线接地。来自通道的电子被注射到浮动栅极中。当电子在浮动栅极中积累时，浮动栅极变成带负电荷，且提升存储器单元的阈值电压，使得存储器单元处于经编程状态。所述单元的浮动栅极电荷及阈值电压可指示对应于所存储数据的特定状态。关于编程的更多信息可在2003年3月5日申请的标题为“自升压技术(SelfBoosting Technique)，， 的第10/379，608号美国专利申请案及2003年7月四日申请的标题为“检测经编程存储器 (Detecting Over Programmed Memory) ”的第10/6 , 068号美国专利申请案中找到，所述两个申请案以全文引用的方式并入本文中。存储于一动栅极上的表观电荷的移位可由于基于相邻浮动栅极中所存储的电荷的电场耦合而发生。此浮动栅极到浮动栅极耦合现象描述于第5，867，429号美国专利中，所述美国专利以全文引用的方式并入本文中。所述浮动栅极到浮动栅极耦合现象更明显地(尽管并不独有地)发生于已在不同时间被编程的邻近存储器单元组之间。举例来说， 第一存储器单元可经编程以将电荷电平添加到其对应于一组数据的浮动栅极。随后，将一个或一个以上邻近存储器单元编程以将电荷电平添加到其对应于一组数据的浮动栅极。在编程一个或一个以上邻近存储器单元之后，由于耦合到第一存储器单元的邻近存储器单元上的电荷的影响，从第一存储器单元读取的电荷电平将显现为不同于其被编程时的电荷电平。来自邻近存储器单元的耦合可使得从选定存储器单元读取的表观电荷电平移位足以导致错误读取所存储数据的量。随着存储器单元的大小继续缩小，由于短通道影响、更大的氧化物厚度/耦合比率变化及更大的本文档来自技高网...
【技术保护点】
１．一种用于编程非易失性存储器的方法，包括：将非易失性存储元件组中的第一组非易失性存储元件编程至第一编程状态，所述第一编程状态与第一阈值电压分布相关联，所述非易失性存储元件组耦接至第一字线；将所述非易失性存储元件组中的第二组非易失性存储元件编程至第二编程状态，所述第二编程状态邻近所述第一编程状态，且所述第二编程状态与第二阈值电压分布相关联，所述第二阈值电压分布与所述第一阈值电压分布以第一偏移分开；将所述非易失性存储元件组中的第三组非易失性存储元件编程至第三编程状态，所述第三编程状态邻近所述第二编程状态，且所述第三编程状态与第三阈值电压分布相关联，所述第三阈值电压分布于所述第二阈值电压分布以小于所述第一偏移的第二偏移分开。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：龟井辉彦，
申请(专利权)人：桑迪士克股份有限公司，
类型：发明
国别省市：US
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