一种带自适应漏电流切断机制的存储单元电路制造技术

一种带自适应漏电流切断机制的存储单元电路，为双端读写的亚阈值存储单元电路，电路包括第一反相器和第二反相器，两个反相器连接成交叉耦合，两个反相器通过平衡管连接在互补的位线之间，平衡管的栅端连接增强字线。本发明专利技术克服现有技术的缺陷，提供一种低功耗、高鲁棒性的亚阈值存储单元电路，能够在保证系统在不增加动态功耗和不降低性能的前提下，实现动态操作和静态操作中泄漏功耗的同时降低，平衡存储单元的各项指标，使系统性能最优化。

【技术实现步骤摘要】

本专利技术涉及亚阈值设计中，亚阈值工作区域下的低功耗存储单元，尤其是一种带自适应漏电流切断机制的亚阈值存储单元电路，它的带自适应漏电流切断机制可以在不增加动态功耗和不降低性能的前提下，实现动态操作和静态操作中泄漏功耗的同时降低，兼具高鲁棒性等特点。
技术介绍
存储单元阵列是现代数字系统的重要组成部分，也往往是系统设计的功耗瓶颈。 市场对各种便携式设备需求的不断提高对存储单元阵列的降低功耗技术提出了更高的要求。亚阈值设计是当前超低功耗设计的热门。通过降低电源电压Vdd进入电路的亚阈值区域电源电压Vdd小于阈值电压Vth，使得系统工作在电路的线性区，进而显著降低系统的动态、静态功耗。亚阈值存储单元阵列的设计更是凸显了亚阈值设计的低功耗优越性。随着工艺特征尺寸的进一步缩小，栅长L、栅宽W、氧化层厚度Tra以及掺杂分布等工艺波动性对器件带来的影响愈发不容忽视。其中随机掺杂波动(Random DopantFluctuation, RDF)的影响最大，它会严重影响小几何尺寸晶体管的阈值电压Vth， 特别是SRAM单元，导致失效率的迅速上升。存储器是数字电路设计的重要组成部分，它的失效率将直接影响系统的良率。在典型的超阈值六管存储单元单元设计中，设计者可通过平衡下拉晶体管、上拉晶体管和访问晶体管之间的驱动比关系，在满足良率需求的同时达到存储器单元的密度要求。但需要注意的是，在亚阈值区域晶体管驱动电流和阈值电压成指数关系，器件工艺偏差对存储单元良率的影响也变得更具挑战性，仅靠单纯的调节器件尺寸已不能满足设计需要。存储单元结构设计成为亚阈值存储电路平衡读写操作，协调各失效率，满足设计的良率要求的关键。随着半导体器件集成度的提高，特征尺寸的不断缩小，必然引起静态漏电流的增加。同时需要注意的是，存储体的工作特性决定了其某些组成单元将长时间处于不工作的状态(Mandby Operation)。考虑到存储体的组成晶体管数量众多，存储体静态能耗相应迅速增加进而降低产品的使用寿命和可靠性。因此，如何通过电路设计降低存储体各存储单元静态漏电流同时保证设计性能，亦即在保证一定的工作电流的基础上降低存储单元漏电流，成为存储体设计的重要研究方向之一。
技术实现思路
本专利技术要解决的问题是存储单元的亚阈值设计，受到工艺尺寸、工艺偏差的影响，需要能够降低存储体各存储单元静态漏电流同时保证设计性能的存储单元电路，在保证一定的工作电流的基础上降低存储单元漏电流。本专利技术的技术方案为一种带自适应漏电流切断机制的存储单元电路，设有四个 PMOS管Pl P4及八个NMOS管附 N8，所述晶体管构成双端读写的亚阈值存储单元电路， 所述存储单元电路连接在位线BL与位线瓦之间；其中，四个PMOS管的体端与电源电压Vdd连接，八个NMOS管的体端接地；NMOS管Nl的漏端和栅端分别与PMOS管Pl的漏端和栅端连接在一起，组成第一反相器；NMOS管N2 的漏端和栅端分别与PMOS管P2的漏端和栅端连接在一起，组成第二反相器；第一反相器与第二反相器连接成交叉耦合=NMOS管m栅端、PMOS管Pl的栅端、NMOS管N2的漏端以及PMOS管P2的漏端相连接，NMOS管附的漏端、PMOS管Pl的漏端、NMOS管N2的栅端以及 PMOS管P2的栅端相连接；PMOS管P1、P2的源端与电源电压Vdd连接，NMOS管附的源端与 PMOS管P3的源端连接，PMOS管P3的漏端接地，栅端与NMOS管附的漏端及PMOS管Pl的漏端连接；匪OS管N2的源端与PMOS管P4的源端连接，PMOS管P4的漏端接地，栅端与NMOS 管N2及PMOS管P2的漏端连接；NMOS管m的栅端及PMOS管Pl的栅端通过NMOS管N3与NMOS管N7的漏端连接 当NMOS管m及PMOS管Pl的栅端电位高于NMOS管N7漏端的电位时，NMOS管N3与NMOS 管m及PMOS管Pl的栅端连接的一端为漏端，反之则为源端；NMOS管N7的源端接地，栅端与NMOS管m及PMOS管Pl的漏端连接；NMOS管N7的漏端还通过NMOS管N5与位线BL连接，当NMOS管N7的漏端电压高于位线BL的电压时，NMOS管N5与NMOS管N7漏端连接的一端为漏端，反之则为源端；NMOS管N2的栅端及PMOS管P2的栅端通过NMOS管N4与NMOS管N8的漏端连接， 当NMOS管N2及PMOS管P2的栅端的电位高于NMOS管N8漏端的电位时，NMOS管N4与NMOS 管N2及PMOS管P2的栅端连接的一端为漏端，反之则为源端；NMOS管N8的源端接地，栅端与NMOS管N2及PMOS管P2的漏端连接；NMOS管N8的漏端通过NMOS管N6与位线瓦连接， 当NMOS管N8的漏端电压高于位线瓦的电压时，NMOS管N6与NMOS管N8漏端连接的一端为漏端，反之则为源端；匪OS管N3、N4的栅端与写字线WffL连接，匪OS管N5、N6的栅端与字线札连接。本专利技术克服现有技术的缺陷，提供一种低功耗、高鲁棒性的亚阈值存储单元电路。 本专利技术能够在保证系统在不增加动态功耗和不降低性能的前提下，实现动态操作和静态操作中泄漏功耗的同时降低，平衡存储单元的各项指标，使系统性能最优化。作为一个刚生产出来的晶体管，其源端和漏端是可以互换的。在常规设计尤其是数字电路中，由于PMOS管往往运用在上拉电路，NMOS往往运用在下拉电路，所以它们的源端会固定的接在电源电压Vdd和地gnd不动。但是在本专利技术的设计中，由于存储单元所具有的特性在写操作时，位线和位线的非上的信号被写入存储单元；在读操作时，存储单元内部的信号被读出到位线和位线的非上。作为匹配管的NMOS管N3、N4、N5、N6两端的信号是动态变化的。而按照晶体管源端、漏端的定义载流子的输出端为源端，载流子的接受端为漏端，虽然存储单元具体的连接关系没有变化，但是晶体管N3、N4、N5、N6两端的端口定义会随着存储单元内部信息及其相对于互补位线对上电位的大小变化而变化。与现有技术相比，本专利技术具有以下优点及显著效果(1)本专利技术设计的带自适应漏电流切断机制的亚阈值存储单元在获得泄漏电流性能提升的同时，动态功耗和读取时间无任何损耗。亦即，本专利技术提出的亚阈值存储单元在不增加动态功耗和不降低性能的前提下，实现了动态操作和静态操作中泄漏功耗的同时降低；(2)在本专利技术设计的限漏流的亚阈值存储单元中，NMOS管N7、N8结合N5、N6形成缓冲电路，该缓冲电路使读操作过程中存储节点与位线分立，位线上预充的电位不会造成存储节点电位的上升，因此亚阈值SRAM设计的最关键的问题——读取噪声容限被扩展，也就是本专利技术中采用的完全不同的读取方案提高了读取过程中存储单元的抗噪能力，增强了 SRAM的鲁棒性；(3)亚阈值区域过驱动电压减小、负载电容大以及在工艺变化的条件下保持足够的写能力是亚阈值存储单元设计的又一个挑战。常规方法是在写操作过程中进一步降低亚阈值存储单元Vdd以增强写驱动能力。遗憾的是，这也同时降低共享同一电源电压Vdd的其它未被选中列中存储单元的保持操作的稳定性。本专利技术采用增强字线WL和WWL的方法增强写驱动能力，在不降低其他未被读写的存储单元稳定性同时增强写入逻辑对被选中单元较弱的驱动能力；(4)本专利技术创造性的采用更改存储单元本文档来自技高网...

【技术保护点】
１．一种带自适应漏电流切断机制的存储单元电路，其特征在于：设有四个ＰＭＯＳ管Ｐ１～Ｐ４及八个ＮＭＯＳ管Ｎ１～Ｎ８，所述晶体管构成双端读写的亚阈值存储单元电路，所述存储单元电路连接在位线ＢＬ与位线之间；其中，四个ＰＭＯＳ管的体端与电源电压Ｖｄｄ连接，八个ＮＭＯＳ管的体端接地；ＮＭＯＳ管Ｎ１的漏端和栅端分别与ＰＭＯＳ管Ｐ１的漏端和栅端连接在一起，组成第一反相器；ＮＭＯＳ管Ｎ２的漏端和栅端分别与ＰＭＯＳ管Ｐ２的漏端和栅端连接在一起，组成第二反相器；第一反相器与第二反相器连接成交叉耦合：ＮＭＯＳ管Ｎ１栅端、ＰＭＯＳ管Ｐ１的栅端、ＮＭＯＳ管Ｎ２的漏端以及ＰＭＯＳ管Ｐ２的漏端相连接，ＮＭＯＳ管Ｎ１的漏端、ＰＭＯＳ管Ｐ１的漏端、ＮＭＯＳ管Ｎ２的栅端以及ＰＭＯＳ管Ｐ２的栅端相连接；ＰＭＯＳ管Ｐ１、Ｐ２的源端与电源电压Ｖｄｄ连接，ＮＭＯＳ管Ｎ１的源端与ＰＭＯＳ管Ｐ３的源端连接，ＰＭＯＳ管Ｐ３的漏端接地，栅端与ＮＭＯＳ管Ｎ１的漏端及ＰＭＯＳ管Ｐ１的漏端连接；ＮＭＯＳ管Ｎ２的源端与ＰＭＯＳ管Ｐ４的源端连接，ＰＭＯＳ管Ｐ４的漏端接地，栅端与ＮＭＯＳ管Ｎ２及ＰＭＯＳ管Ｐ２的漏端连接；ＮＭＯＳ管Ｎ１的栅端及ＰＭＯＳ管Ｐ１的栅端通过ＮＭＯＳ管Ｎ３与ＮＭＯＳ管Ｎ７的漏端连接：当ＮＭＯＳ管Ｎ１及ＰＭＯＳ管Ｐ１的栅端电位高于ＮＭＯＳ管Ｎ７漏端的电位时，ＮＭＯＳ管Ｎ３与ＮＭＯＳ管Ｎ１及ＰＭＯＳ管Ｐ１的栅端连接的一端为漏端，反之则为源端；ＮＭＯＳ管Ｎ７的源端接地，栅端与ＮＭＯＳ管Ｎ１及ＰＭＯＳ管Ｐ１的漏端连接；ＮＭＯＳ管Ｎ７的漏端还通过ＮＭＯＳ管Ｎ５与位线ＢＬ连接，当ＮＭＯＳ管Ｎ７的漏端电压高于位线ＢＬ的电压时，ＮＭＯＳ管Ｎ５与ＮＭＯＳ管Ｎ７漏端连接的一端为漏端，反之则为源端；ＮＭＯＳ管Ｎ２的栅端及ＰＭＯＳ管Ｐ２的栅端通过ＮＭＯＳ管Ｎ４与ＮＭＯＳ管Ｎ８的漏端连接，当ＮＭＯＳ管Ｎ２及ＰＭＯＳ管Ｐ２的栅端的电位高于ＮＭＯＳ管Ｎ８漏端的电位时，ＮＭＯＳ管Ｎ４与ＮＭＯＳ管Ｎ２及ＰＭＯＳ管Ｐ２的栅端连接的一端为漏端，反之则为源端；ＮＭＯＳ管Ｎ８的源端接地，栅端与ＮＭＯＳ管Ｎ２及ＰＭＯＳ管Ｐ２的漏端连接；ＮＭＯＳ管Ｎ８的漏端通过ＮＭＯＳ管Ｎ６与位线连接，当ＮＭＯＳ管Ｎ８的漏端电压高于位线的电压时，ＮＭＯＳ管Ｎ６与ＮＭＯＳ管Ｎ８漏端连接的一端为漏端，反之则为源端；ＮＭＯＳ管Ｎ３、Ｎ４的栅端与写字线ＷＷＬ连接，ＮＭＯＳ管Ｎ５、Ｎ６的栅端与字线ＷＬ连接。...

【技术特征摘要】
1. 一种带自适应漏电流切断机制的存储单元电路，其特征在于设有四个PMOS管 Pl P4及八个NMOS管m N8，所述晶体管构成双端读写的亚阈值存储单元电路，所述存储单元电路连接在位线BL与位线瓦之间；其中，四个PMOS管的体端与电源电压Vdd连接，八个NMOS管的体端接地；NMOS管附的漏端和栅端分别与PMOS管Pl的漏端和栅端连接在一起，组成第一反相器；NMOS管N2的漏端和栅端分别与PMOS管P2的漏端和栅端连接在一起，组成第二反相器；第一反相器与第二反相器连接成交叉耦合=NMOS管m栅端、PMOS管Pl的栅端、NMOS管N2的漏端以及PMOS 管P2的漏端相连接，NMOS管m的漏端、PMOS管Pl的漏端、NMOS管N2的栅端以及PMOS管 P2的栅端相连接；PMOS管P1、P2的源端与电源电压Vdd连接，NMOS管m的源端与PMOS管 P3的源端连接，PMOS管P3的漏端接地，栅端与NMOS管附的漏端及PMOS管Pl的漏端连接；NMOS管N2的源端与PMOS管P4的源端连接，PMOS管P4的漏端接地，栅端与NMOS管N2 及PMOS管P2的漏端连接；NMOS管附的栅端及PMOS管Pl的栅端通过N...

【专利技术属性】
技术研发人员：杨军，柏娜，吴秀龙，朱贾峰，仇名强，
申请(专利权)人：东南大学，
类型：发明
国别省市：84