耗尽型顶栅结型场效应晶体管(DTGJFET)制造技术

本发明专利技术提供一种耗尽型顶栅结型场效应晶体管(DTGJFET)。结型场效应晶体管半导体器件和方法可包括设置在源极区域和漏极区域之间的顶栅，其可从源极区域向漏极区域延伸横跨沟道区域的整个表面。顶栅掺杂可被配置成使顶栅可在器件的整个工作期间保持耗尽。这样配置的器件的一个实施例可用于精密高电压应用。

【技术实现步骤摘要】

本示教涉及半导体器件制造领域，更具体地涉及用于结型场效应晶体管(JFET) 器件的方法和结构。
技术介绍
结型场效应晶体管器件(JFET)的设计和作用已经完善建立。图1为常规N沟道 JFET器件10的立体图，其包括顶栅12、底栅14、源极区域16、漏极区域18和设置在顶栅12 和底栅14之间的沟道区域20。取决于应用，掺杂程度可以变化，而掺杂极性(即N或P型) 将对所有的应用保持相同。例如，在高电压应用的N沟道器件中，顶栅12可被中等掺杂成P 型导电性，底栅14也被中等掺杂成P型导电性，源极区域16和漏极区域18可被重掺杂成 N型导电性(即掺杂成“N+”导电性)，而晶体管的主体半导体区域和沟道区域20被轻掺杂成N型导电性(即掺杂成“N-”导电性)。在较低电压应用中，掺杂水平趋向于更重。在没有栅极偏压的情况下通过横跨源极16至漏极18施加电压，出现通过器件的电子流。随着施加到栅极12、14上的负偏压不断增加(即不断增加负栅-源电压Ves)，由于在沟道区域中的电阻增大，通过器件的电子流变得更加受限。该增加的电阻由在顶栅和底栅周围的沟道区域中耗尽区的形成而产生。一旦Ves充分地为负，由于在达到器件饱和时发生“夹断”，电子传导停止。在为精确高电压应用设计的JFET器件中(即在至少IOV漏-源电压“VDS”下工作的器件)，噪声会成问题。中等掺杂的顶栅是高电阻区域，因为它被夹在硅表面和沟道之间。 当电压施加到栅极上时，电流在这个夹置区域中流动，以调节顶栅和沟道之间的耗尽区的宽度。这个区域的高电阻增加了对输入信号的热噪声，该热噪声在输出信号中被放大。通过增加顶栅中的掺杂剂浓度，噪声可能会有所减轻，但这限制了能够施加到器件上的电压。此外，器件的击穿电压必须远大于最大工作电压，以防止由沟道中产生的电离电流引起的大栅极电流。电离电流进一步限制了常规JFET器件移植到共源共栅电路应用以用于限制输入偏置电流。需要一种能在高电压和高精度操作期间克服这些问题的JFET器件设计。
技术实现思路
以下给出简化概述以便于提供本示教的一个或者多个实施例的一些方面的基本理解。此概述不是详尽综览，也不旨在确定本示教的关键性的或者决定性的要素，亦非描绘本示教的范围。相反，其目的是以简化的形式给出一个或者多个概念作为稍后给出的更加详细的说明前序。本示教的一个实施例可包括一种半导体器件，其具有源极区域、漏极区域、设置在3该源极区域和漏极区域之间的沟道区域以及设置在该源极区域和漏极区域之间的顶栅，其中该顶栅横跨从该源极区域向该漏极区域的整个范围覆盖该沟道区域。本示教的另一个实施例可包括一种用于形成半导体器件的方法，其包括将源极区域、漏极区域和沟道区域注入衬底中(诸如半导体晶圆、晶圆部分、外延层等)，其中该沟道区域设置在该源极区域和该漏极区域之间，以及将顶栅注入衬底中，其中所注入的顶栅横跨从该源极区域向该漏极区域的整个范围覆盖该沟道区域。可选地，注入顶栅的步骤进一步包括注入顶栅以使得顶栅的下表面横跨从源极区域向漏极区域的整个范围接触该沟道区域。可选地，该方法进一步包括具有顶栅的晶体管栅极，其中晶体管栅极的形成包括 注入底栅，其中在注入沟道区域之后，该底栅的上表面横跨沟道区域的整个范围与沟道区域的下表面接触。可选地，该方法进一步包括注入晶体管栅极部分，其中在注入沟道区域之后，该晶体管栅极的第一部分位于相对于沟道区域的第一水平位置，该第一水平位置与沟道区域接触，且第二部分位于相对于沟道区域的第二水平位置，该第二水平位置与沟道区域接触。可选地，注入沟道区域包括在约1 X IO16原子/cm3和约1 X IO17原子/cm3之间的峰值浓度下用具有第一类型导电性的第一类型掺杂剂掺杂沟道区域；以及注入顶栅包括在约 IXio16原子/cm3的峰值浓度下用具有与第一类型导电性相反的第二类型导电性的第二类型掺杂剂掺杂顶栅。可选地，注入顶栅包括将顶栅掺杂成从源极区域向漏极区域延伸的掺杂剂梯度， 其中在衬底中相同的深度处，朝源极区域的掺杂剂的第一峰值浓度比朝漏极区域的掺杂剂的第二峰值浓度高。可选地，源极区域、漏极区域、沟道区域和顶栅被注入，以使得在器件工作期间，顶栅在半导体器件的整个工作期间完全耗尽。可选地，源极区域、漏极区域、沟道区域和顶栅被注入，以使得在对所有源极区域、 漏极区域和顶栅同时施加0. 0伏电压期间，该顶栅完全耗尽。本示教的另一个实施例包括一种半导体器件，其包括位于半导体层中的源极区域；位于半导体层中的漏极区域；位于半导体层中的设置在源极区域和漏极区域之间的沟道区域；以及位于半导体层中的设置在源极区域和漏极区域之间的顶栅；其中顶栅横跨从源极区域向漏极区域的整个范围覆盖沟道区域；以及顶栅包括从源极区域向漏极区域延伸的掺杂剂梯度，其中在半导体层中的相同深度处，在第一位置处的顶栅中朝源极区域的掺杂剂的第一峰值浓度比在第二位置处的顶栅中朝漏极区域的掺杂剂的第二峰值浓度高。可选地，该半导体器件进一步包括在第一位置处的顶栅中朝源极区域的掺杂剂的第一峰值浓度约为2X IO15原子/cm3 ；以及在第二位置处的顶栅中朝漏极区域的掺杂剂的第二峰值浓度约为1 X IO14原子/cm3。可选地，该半导体器件进一步包括在第一位置处的顶栅中朝源极区域的掺杂剂的第一峰值浓度大于或者等于2X IO15原子/cm3 ；以及在第二位置处的顶栅中朝漏极区域的掺杂剂的第二峰值浓度小于或者等于1 X IO14原子/cm3。附图说明包含在此说明书中且构成此说明书一部分的附图例示了本示教的实施例，而且与说明书一起用来说明本示教的原理。在附图中图1是常规结型场效应晶体管(JFET)器件的立体图；图2是描述根据本示教的一个实施例的JFET器件的横截面；图3是图2的实施例的平面图；图4是图2和图3的实施例的立体图；图5描述了一个常规JFET和根据本示教的实施例的JFET器件的掺杂浓度分布；图6是第一常规器件的立体图；图7A是第二常规器件的平面图，且图7B是沿着图7A的A-A的横截面；图8是根据本示教的一个实施例的JFET器件的立体图；图9描述了一个常规JFET器件(上部)的横截面图与根据本示教的一个实施例的JFET器件的横截面之间的对比；图10描述了根据本示教的另一个实施例的具有单个栅极接触和顶栅掺杂剂梯度的JFET器件的立体图；图11是根据本示教的一个实施例的模拟JFET器件的横截面，且包括在靠近源极区域具有较高的掺杂剂浓度和在靠近漏极区域具有较低的掺杂剂浓度的顶栅掺杂剂梯度；图12是描述常规JFET器件和根据本示教的实施例的器件的模拟栅极电流的曲线图；以及图13是描述常规JFET和根据本示教的一个实施例的JFET器件的模拟驱动电流的曲线图。应当注意到，已经简化了附图的一些细节，并将这些附图绘制成便于理解本专利技术实施例而不是保持严格的结构精度、细节和比例。具体实施例方式现在将具体参考本示教的这些实施例(示例性实施例)，其示例在附图中示出。在可能的时候，将在全部附图中使用相同的附图标记来指示相同或相似的部分。本示教的一个实施例包括结型场效应晶体管(JFET)，其能够被用于精密高电压应用以及其他应用中。出于本示教的目的，“高电压”应用是其中器件在至少IOV的Vds电压下工作的应用。本示教的一个实本文档来自技高网...

【技术保护点】
１．一种半导体器件，包括：位于半导体层中的源极区域；位于所述半导体层中的漏极区域；位于所述半导体层中设置在所述源极区域和漏极区域之间的沟道区域；以及位于所述半导体层中设置在所述源极区域和漏极区域之间的顶栅，其中所述顶栅横跨从所述源极区域向所述漏极区域的整个范围覆盖所述沟道区域，且适合于在器件工作期间完全耗尽。

【技术特征摘要】
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【专利技术属性】
技术研发人员：A·吉比，
申请(专利权)人：英特赛尔美国股份有限公司，
类型：发明
国别省市：US