EEPROM的测试电路及其测试方法技术

本发明专利技术公开了一种EEPROM的测试电路，包括四个晶体管和三个电阻；第一晶体管为PMOS，漏极连接内部高压端，衬底和源极相连接，源极通过第一电阻连接到外部高压端；第二晶体管为NMOS，漏极通过第一电阻连接到外部高压端，衬底和源极、栅极相连接并接地；第三晶体管为NMOS，漏极通过第三电阻连接到第一晶体管的栅极，源极连接第四晶体管的漏极，栅极连接内部高压使能端；第四晶体管为NMOS，漏极连接第三晶体管的源极，衬底和源极相连接并接地，栅极连接外部高压使能端；第二电阻的两端分别连接第一晶体管的源极和栅极；所述内部高压端连接EEPROM电路。本发明专利技术结构简单、实施方便，可以对故障EEPROM进行问题定位。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路的ATE (Automatic Test Equipment，自动测试设 备)，特别是涉及一种EEPROM的测试电路。
技术介绍
随着S0C(SyStem On Chip，系统级芯片、片上系统)的集成度越来越高，其测试可 行性、测试时间和测试功耗越来越受到人们的关注。特别是针对SOC上的非易失性存储器 (Non Volatile Memory，NVM)的测试和问题定位，更显得尤为重要。大多数芯片在设计时，往往没有过多地考虑其DFT(DeSign For Test，可测试设 计)。这样在流片后，一旦出现问题，就需要花大量人力、物力去做问题定位。但缺少DFT电 路的芯片很难找出问题所在，从而整颗芯片全部失效。因此对于半导体集成电路而言，在设 计时加入DFT电路，就显得尤为重要。EEPROM是一种非易失性存储器，广泛应用于半导体集成电路之中。EEPROM在读取 时只需要低电压Vcc (例如5V)供电，在擦写时则需要高电压Vpp(例如16V)供电。请参 阅图1，Vcc表示EEPROM电路的接入电压(供电电压)，Vpp表示EEPROM电路的擦写电压。 EEPROM中具有高压产生电路，用于将接入电压Vcc抬升至擦写电压Vpp。接入电压Vcc和 擦除电压Vpp再连接各自的负载。
技术实现思路
本专利技术所要解决的技术问题是提供一种EEPROM的测试电路，可以对EEPROM的擦 写功能进行测试，还可以校准接入电压Vec和擦写电压Vpp。为解决上述技术问题，本专利技术EEPROM的测试电路包括四个晶体管和三个电阻；第一晶体管为高压PMOS晶体管，漏极连接内部高压端，衬底和源极相连接，源极 通过第一电阻连接到外部高压端；第二晶体管为高压NMOS晶体管，漏极通过第一电阻连接到外部高压端，衬底和源 极、栅极相连接并接地；第三晶体管为高压NMOS晶体管，漏极通过第三电阻连接到第一晶体管的栅极，源 极连接第四晶体管的漏极，栅极连接内部高压使能端；第四晶体管为高压NMOS晶体管，漏极连接第三晶体管的源极，衬底和源极相连接 并接地，栅极连接外部高压使能端；第二电阻的两端分别连接第一晶体管的源极和栅极；所述内部高压端连接EEPROM电路。当内部高压使能端关闭时，内部高压端的电压值为EEPROM电路的接入电压；当内 部高压使能端开启时，内部高压端的电压值为EEPROM电路的擦写电压。当外部高压使能端开启时，外部高压端的电压值为外加的外部高压信号，该外部 高压信号的电压值大于或等于EEPROM的擦写电压的电压值；当外部高压使能端关闭时，外部高压端为零电压。上述EEPROM的测试电路的测试方法为当内部高压使能端关闭、且外部高压使能端关闭时，内部高压端的接入电压使得 第一晶体管中由漏极和衬底所形成的二极管导通，而其衬底与源极相连，这样内部高压端 的接入电压就在损失所述二极管导通电压后传输到了第一晶体管的源极；在外部高压端经 由第一电阻，可以测量得到EEPROM电路的接入电压的电压值；当内部高压使能端开启、且外部高压使能端关闭时，内部高压端的擦写电压使得 第一晶体管中由漏极和衬底所形成的二极管导通，而其衬底与源极相连，这样内部高压端 的擦写电压就在损失所述二极管导通电压后传输到了第一晶体管的源极；在外部高压端经 由第一电阻，可以测量得到EEPROM电路的擦写电压的电压值；当内部高压使能端开启、且外部高压使能端开启时，从外部高压端沿着串联的第 一电阻、第二电阻、第三电阻、第三晶体管、第四晶体管一直到地线的通路上产生电流；该电 流在第二电阻两端的电压差使得第一晶体管导通；外部高压端的外加高压信号经由第一电 阻，在第一晶体管导通的情况下，传输到了内部高压端，从而使内部高压端的电压值从接入 电压提升到或高于擦写电压。本专利技术通过简单的电路设计实现了一种EEPROM的测试电路，并提供了三种测试 方法。通过本专利技术所设计的测试电路，既可以对故障EEPROM进行问题定位，同时又可以校 准EEPROM内部的接入电压Vcc和擦写电压Vpp的电压值。附图说明图1是EEPROM电路中接入电压、擦写电压的示意图； 图2是本专利技术EEPROM的测试电路的示意图。图中附图标记说明Vcc为EEPROM电路的接入电压；Vpp是EEPROM电路的擦写电压；VHH为内部高压 端；HVEN为内部高压使能端；EEVPP为外部高压端；EEVPPEN为外部高压使能端；GND为地 线；Ml为第一晶体管；M2为第二晶体管；M3为第三晶体管；M4为第四晶体管；Rl为第一电 阻；R2为第二电阻；R3为第三电阻。具体实施例方式请参阅图2，本专利技术EEPROM的测试电路包括第一晶体管Ml、第二晶体管M2、第三晶 体管M3、第四晶体管M4、第一电阻R1、第二电阻R2、第三电阻R3，各部分之间的连接关系如 下第一晶体管Ml为PM0S，其漏极连接内部高压端VHH，其衬底和源极相连接，源极通 过第一电阻Rl连接到外部高压端EEVPP ；第二晶体管M2为NM0S，其漏极通过第一电阻Rl连接到外部高压端EEVPP，其衬底 和源极、栅极相连接并接地；第二晶体管M2对整个测试电路起到静电防护(ESD)的作用；第三晶体管M3为NM0S，其漏极通过第三电阻R3连接到第一晶体管Ml的栅极，其 源极连接第四晶体管M4的漏极，其栅极连接内部高压使能端HVEN，其衬底接地；第四晶体管M4为NM0S，其漏极连接第三晶体管M3的源极，其衬底和源极相连接并接地，其栅极连接外部高压使能端EEVPPEN ；第二电阻R2的两端分别连接第一晶体管Ml的源极和栅极；所述内部高压端VHH连接EEPROM电路。所述的第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4均为高压增 强型MOS晶体管，所谓高压是指晶体管的工作电压Vdd通常大于或等于10V，而普通的MOS 晶体管工作电压Vdd例如为1. 8V、3. 3V等。所述第一电阻Rl的阻值为100K Ω 500ΚΩ。所述第二电阻R2的阻值满足当外部高压端EEVPP的外部高压信号从串联的第一 电阻Rl、第二电阻R2、第三电阻R3、第三晶体管Μ3、第四晶体管Μ4逐步分压至地线GND时， 第二电阻R2两端所分的电压大于或等于第一晶体管Ml的阈值电压。技术人员可以根据串 联电路的分压原理，方便地选择各电阻和晶体管。当内部高压使能端HVEN关闭时，内部高压端VHH的电压值为EEPROM电路的接入 电压Vcc ；当内部高压使能端HVEN开启时，内部高压端VHH的电压值为EEPROM电路的擦写 电压Vpp。为了满足这一点，内部高压端VHH与EEPROM电路之间的连接节点可以是下面任意一种。例如，本专利技术所述测试电路的内部高压端VHH始终连接到EEPROM电路中的高压产 生电路的输出端(如图1所示)。当内部高压使能端HVEN开启时，EEPROM电路中的高压产 生电路工作，输出端为擦写电压Vpp。当内部高压使能端HVEN关闭时，EEPROM电路中的高 压产生电路停止工作，输出端等于输入端为接入电压Vcc。又如，本专利技术所述测试电路的内部高压端VHH连接到EEPROM电路中的不同节点。 当内部高压使能端HVEN开启时，所述内部高压端VHH连接到EEPROM电路中的擦写电压端， 所述擦本文档来自技高网...

【技术保护点】
１．一种ＥＥＰＲＯＭ的测试电路，其特征是，包括四个晶体管和三个电阻；第一晶体管为ＰＭＯＳ，漏极连接内部高压端，衬底和源极相连接，源极通过第一电阻连接到外部高压端；第二晶体管为ＮＭＯＳ，漏极通过第一电阻连接到外部高压端，衬底和源极、栅极相连接并接地；第三晶体管为ＮＭＯＳ，漏极通过第三电阻连接到第一晶体管的栅极，源极连接第四晶体管的漏极，栅极连接内部高压使能端；第四晶体管为ＮＭＯＳ，漏极连接第三晶体管的源极，衬底和源极相连接并接地，栅极连接外部高压使能端；第二电阻的两端分别连接第一晶体管的源极和栅极；所述内部高压端连接ＥＥＰＲＯＭ电路。

【技术特征摘要】

【专利技术属性】
技术研发人员：傅志军，刘晶，顾明，
申请(专利权)人：上海华虹集成电路有限责任公司，
类型：发明
国别省市：31