EEPROM的测试电路及其测试方法技术

本发明专利技术公开了一种EEPROM的测试电路，包括四个晶体管和三个电阻；第一晶体管为PMOS，漏极连接内部高压端，衬底和源极相连接，源极通过第一电阻连接到外部高压端；第二晶体管为NMOS，漏极通过第一电阻连接到外部高压端，衬底和源极、栅极相连接并接地；第三晶体管为NMOS，漏极通过第三电阻连接到第一晶体管的栅极，源极连接第四晶体管的漏极，栅极连接内部高压使能端；第四晶体管为NMOS，漏极连接第三晶体管的源极，衬底和源极相连接并接地，栅极连接外部高压使能端；第二电阻的两端分别连接第一晶体管的源极和栅极；所述内部高压端连接EEPROM电路。本发明专利技术结构简单、实施方便，可以对故障EEPROM进行问题定位。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路的ATE (Automatic Test Equipment，自动测试设 备)，特别是涉及一种EEPROM的测试电路。
技术介绍
随着S0C(SyStem On Chip，系统级芯片、片上系统)的集成度越来越高，其测试可 行性、测试时间和测试功耗越来越受到人们的关注。特别是针对SOC上的非易失性存储器 (Non Volatile Memory，NVM)的测试和问题定位，更显得尤为重要。大多数芯片在设计时，往往没有过多地考虑其DFT(DeSign For Test，可测试设 计)。这样在流片后，一旦出现问题，就需要花大量人力、物力去做问题定位。但缺少DFT电 路的芯片很难找出问题所在，从而整颗芯片全部失效。因此对于半导体集成电路而言，在设 计时加入DFT电路，就显得尤为重要。EEPROM是一种非易失性存储器，广泛应用于半导体集成电路之中。EEPROM在读取 时只需要低电压Vcc (例如5V)供电，在擦写时则需要高电压Vpp(例如16V)供电。请参 阅图1，Vcc表示EEPROM电路的接入电压(供电电压)，Vpp表示EEPROM电路的擦写电压。 EEPR本文档来自技高网...

【技术保护点】
１．一种ＥＥＰＲＯＭ的测试电路，其特征是，包括四个晶体管和三个电阻；第一晶体管为ＰＭＯＳ，漏极连接内部高压端，衬底和源极相连接，源极通过第一电阻连接到外部高压端；第二晶体管为ＮＭＯＳ，漏极通过第一电阻连接到外部高压端，衬底和源极、栅极相连接并接地；第三晶体管为ＮＭＯＳ，漏极通过第三电阻连接到第一晶体管的栅极，源极连接第四晶体管的漏极，栅极连接内部高压使能端；第四晶体管为ＮＭＯＳ，漏极连接第三晶体管的源极，衬底和源极相连接并接地，栅极连接外部高压使能端；第二电阻的两端分别连接第一晶体管的源极和栅极；所述内部高压端连接ＥＥＰＲＯＭ电路。

【技术特征摘要】

【专利技术属性】
技术研发人员：傅志军，刘晶，顾明，
申请(专利权)人：上海华虹集成电路有限责任公司，
类型：发明
国别省市：31