本发明专利技术涉及一种自适应测高装置，属雷达探测装置技术领域。它由四合一T/R组件、功分网络、多路接收机、多路A/D采样和数字下变频器、光纤旋转连接器、信号处理分机、恒虚警检测板、测高信号处理板等构成。四合一T/R组件通过功分网络连接多路接收机、多路A/D采样和数字下变频器，再经光纤连接信号处理分机，再经高速总线连接恒虚警检测板和测高信号处理板。该自适应测高装置能综合应用波瓣分裂、最大似然和数字波束合成测高法，扩大了米波雷达的仰角测量范围，且操作简单，工作可靠。解决了现有米波雷达不能综合利用波瓣分裂、最大似然和数字波束合成测高法的问题，为提高米波雷达在低、中、高仰角整个空域的测高精度提供了有力保障。
【技术实现步骤摘要】
本专利技术涉及一种自适应测高装置，属雷达探测装置
技术介绍
米波雷达由于其波长较长，在反隐身、抗反辐射导弹等方面有其独特的优势，近年来受到世界各国的普遍重视，纷纷把发展米波雷达放到雷达探测系统的重要位置。但是米波雷达的波束较宽，地面反射后由于多径效应影响，导致目标高度测量精度较低，如何提高米波雷达测高精度是雷达界要解决的难题之一。目前米波雷达采取的主要测高方法有波瓣分裂法、最大似然法和数字波束合成(DBF)法。在上述三种测高方法中，波瓣分裂法和最大似然法测高可以有效地解决低仰角区测高的问题，但是波瓣分裂法由于在中高仰角存在“分区模糊”的问题，基于波瓣分裂的米波雷达测高方法只能在低仰角范围内测高。最大似然法虽然适用角度范围较广，但是在天线波瓣分裂的低仰角区域精度较低，并且运算量较大。数字波束合成(DBF)测高主要用在高空测高处理，虽然运算量不大，但是中低空多径效应会对其测量精度造成较严重的影响。由此可见，研制一种能综合利用各种测高方法的设备，用于提高米波雷达在整个空域的测高精度，是目前米波雷达测高领域亟须解决的问题。
技术实现思路
本专利技术的目的在于，提供一种采用测高信号处理板，能综合利用各种测高方法，提高米波雷达在整个空域的测高精度，克服现有各种测高方法存在的不足，工作稳定可靠，测高精度高，操作方便的自适应测高装置。本专利技术是通过如下技术方案来实现上述目的的该自适应测高装置由UHF频段天线阵、四合一 T/R组件、功分网络、多路接收机、多路A/D采样和数字下变频器、光纤旋转连接器、信号处理分机、恒虚警检测板、测高信号处理板、DSP数字信号处理器、FPGA可编程逻辑器、高速链路口、DSP总线、FLASH闪存存储器、 控制接口、测高处理算法组件、SD同步动态随机存储器、接口逻辑控制电路、数据预处理电路、双口存储器、三态缓冲器、FIFO缓存器构成，其特征在于UHF频段天线阵通过馈线连接四合一 T/R组件，四合一 T/R组件通过馈线连接功分网络，功分网络的行功分器分成七路分别连接多路接收机，多路接收机与多路A/D采样和数字下变频器连接，光纤旋转连接器输入端经光纤连接多路A/D采样和数字下变频器，其输出端经光纤连接信号处理分机，信号处理分机通过高速总线与恒虚警检测板连接，恒虚警检测板通过高速总线连接测高信号处理板。所述的测高信号处理板由四块DSP数字信号处理器、FPGA可编程逻辑器、高速链路口、DSP总线、FLASH闪存存储器组成；四块DSP数字信号处理器均由控制接口、测高处理算法组件、SD同步动态随机存储器组成；FPGA可编程逻辑器由接口逻辑控制电路、数据预处理电路、双口存储器、三态缓冲器；FIFO缓存器组成；FPGA可编程逻辑器通过DSP总线3与DSP数字信号处理器的DSPO连接，DSPO通过高速链路口分别与DSP数字信号处理器的 DSP1、DSP2、DSP3连接，DSPO通过DSP总线与FPGA可编程逻辑器的FIFO缓存器连接。本专利技术与现有技术相比的有益效果在于该自适应测高装置采用由FPGA可编程逻辑器和DSP数字信号处理器构成的测高信号处理板，实现对低空目标，采用波瓣分裂法和最大似然法联合进行处理；对中空目标， 优先采用最大似然法进行处理；对高空目标，优先采用DBF数字波束测高法进行处理。当波瓣分裂法和DBF数字波束测高法计算结果无效时，可采用最大似然法的测高结果。经实际使用检验，大大减少了运算量，降低了中低空多径效应对测高精度的影响，有效提高了米波雷达的测高精度。不仅保证了米波雷达在低、中、高仰角空域的测高精度，还扩大了雷达的仰角测量范围，操作方便，工作稳定可靠，为低频段三座标雷达的研制在技术上提供了有力保障。附图说明图1为自适应测高装置的工作原理框图；图2为自适应测高装置的测高信号处理板的工作原理框图；图3为自适应测高装置的测高信号处理流程图。图中1、UHF频段天线阵，2、四合一 T/R组件，3、功分网络，4、多路接收机，5、多路 A/D采样和数字下变频器，6、光纤旋转连接器，7、信号处理分机，8、恒虚警检测板，9、测高信号处理板，10、DSP数字信号处理器，11、FPGA可编程逻辑器，12、高速链路口，13、DSP总线， 14、FLASH闪存存储器，15、控制接口，16、测高处理算法组件，17、SD同步动态随机存储器， 18、接口逻辑控制电路，19、数据预处理电路，20、双口存储器，21、三态缓冲器，22、FIF0缓存ο具体实施例方式该自适应测高装置由UHF频段天线阵1、四合一 T/R组件2、功分网络3、多路接收机4、多路A/D采样和数字下变频器5、光纤旋转连接器6、信号处理分机7、恒虚警检测板8、 测高信号处理板9、DSP数字信号处理器10、FPGA可编程逻辑器11、高速链路12、DSP总线 13、FLASH闪存存储器14、控制接15、测高处理算法组件16、SD同步动态随机存储器17、接口逻辑控制电路18、数据预处理电路19、双口存储器20、三态缓冲器21 ；FIFO缓存器22构成(参见附图1 2)。UHF频段天线阵1通过馈线连接四合一 T/R组件2，四合一 T/R组件 2通过馈线连接功分网络3，功分网络3的行功分器分成七路分别连接多路接收机4，多路接收机4与多路A/D采样和数字下变频器5连接，光纤旋转连接器6输入端经光纤连接多路A/D采样和数字下变频器5，其输出端经光纤连接信号处理分机7，信号处理分机7通过高速总线与恒虚警检测板8连接，恒虚警检测板8通过高速总线连接测高信号处理板9 (参见附图1)。所述的测高信号处理板9由四块DSP数字信号处理器10(即DSP0、DSPU DSP2、 DSP3)、FPGA可编程逻辑器11、高速链路口 12、DSP总线13、FLASH闪存存储器14组成；DSP 数字信号处理器10由控制接口 15、测高处理算法组件16、SD同步动态随机存储器17组成； FPGA可编程逻辑器11由接口逻辑控制电路18、数据预处理电路19、双口存储器20、三态缓冲器21，FIFO缓存器22组成；FPGA可编程逻辑器11通过DSP总线13与DSP数字信号处理器10的DSPO连接，DSPO通过高速链路口 12分别与DSP数字信号处理器10的DSP1、DSP2、 DSP3连接，DSPO通过DSP总线13与FPGA可编程逻辑器11的FIFO缓存器22连接(参见附图2)。所述的三态缓冲器21比常规缓冲器多一个选通输入端，这个输入端用E表示，当 E = 1时选通，其输入直接送到输出端；当E = 0时，缓冲器被阻止，其输出总是高阻态，断开与总线的连接。FLASH闪存存储器14，属于EEPROM电擦除可编程只读存储器。高速总线是一种高速低压差分串行线。该自适应测高装置的工作原理如下目标反射回来的回波信号由21行X 16列UHF频段天线阵1接收，再经过84个四合一 T/R组件2内的限幅器、低噪声放大器和接收幅相控制电路处理；由功分网络3的行功分器进行幅度加权合成为二十一路行信号，再将相邻三行进行合成，形成七路子阵射频回波信号，七路子阵信号进入多路接收机4经过混频放大滤波后输出7路30MHz中频回波信号，7路30MHz中频回波信号经多路A/D采样和数字下变频5转换为数字I、Q信号，再经过光本文档来自技高网...
【技术保护点】
１．一种自适应测高装置，由ＵＨＦ频段天线阵（１）、四合一Ｔ／Ｒ组件（２）、功分网络（３）、多路接收机（４）、多路Ａ／Ｄ采样和数字下变频器（５）、光纤旋转连接器（６）、信号处理分机（７）、恒虚警检测板（８）、测高信号处理板（９）、ＤＳＰ数字信号处理器（１０）、ＦＰＧＡ可编程逻辑器（１１）、高速链路口（１２）、ＤＳＰ总线（１３）、ＦＬＡＳＨ闪存存储器（１４）、控制接口（１５）、测高处理算法组件（１６）、ＳＤ同步动态随机存储器（１７）、接口逻辑控制电路（１８）、数据预处理电路（１９）、双口存储器（２０）、三态缓冲器（２１）；ＦＩＦＯ缓存器（２２）构成，其特征在于：ＵＨＦ频段天线阵（１）通过馈线连接四合一Ｔ／Ｒ组件（２），四合一Ｔ／Ｒ组件（２）通过馈线连接功分网络（３），功分网络（３）的行功分器分成七路分别连接多路接收机（４），多路接收机（４）与多路Ａ／Ｄ采样和数字下变频器（５）连接，光纤旋转连接器（６）输入端经光纤连接多路Ａ／Ｄ采样和数字下变频器（５），其输出端经光纤连接信号处理分机（７），信号处理分机（７）通过高速总线与恒虚警检测板（８）连接，恒虚警检测板（８）通过高速总线连接测高信号处理板（９）。...
【技术特征摘要】
【专利技术属性】
技术研发人员：胡敏，
申请(专利权)人：荆州市南湖机械总厂，
类型：发明
国别省市：42
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