一种绝缘体上硅基的波导光栅耦合器及其制备方法技术

本发明专利技术涉及光子器件技术领域，具体是一种绝缘体上硅基的波导光栅耦合器及其制备方法，该光栅耦合器绝缘衬底硅(SOI)片，其特征在于：SOI片由硅衬底、限制层、顶硅层构成，限制层在硅衬底上，顶硅层制作在限制层上，在顶硅层的表面制作有衍射光栅，在衍射光栅的另一侧为宽波导和锥形波导，与锥形波导连接的为亚微米波导，在顶硅层上的衍射光栅的上方有用于接收衍射光的光纤。本发明专利技术光栅耦合器的制备方法，将电子束曝光和普通光刻结合起来，即用高精度的电子束曝光定义精细的光栅与亚微米波导结构，用低精度的普通光刻定义第二次硅刻蚀的窗口，能大大提高制作的工艺容差，又保证了精细结构的完整性。

【技术实现步骤摘要】

本专利技术涉及光子器件
，具体是。
技术介绍
进入新世纪以来，随着微纳光电集成技术的不断发展，芯片的集成度越来越高，器件的尺寸不断缩小，用于传输光信号的波导逐渐缩小到了亚微米尺度。在用于通信波段的众多光波导材料中，绝缘衬底硅(SOI)材料由于波导层有强大的光限制能力，易于制作亚微米级别的低损耗光波导；同时制备工艺与微电子IC工艺兼容，大大减少了制备光电芯片的成本，使之成为实现高密度光电集成芯片的最有竞争力的材料之一。然而，随着SOI光波导尺寸的缩小，波导中的光的模斑尺寸也变得小于1 μ m，而光纤中的模斑尺寸为8-10 μ m， 二者之间模斑尺寸、有效折射率的失配将导致辐射模以及背反射的出现，光从光纤进入这种小尺寸的波导经常会带来很大的损耗，这给器件的在线测试、后续的封装等带来了很大的困难，芯片的性能也受到了局限。因此在集成光电子学领域，虽然SOI亚微米波导能够用于制作各种高集成度、高性能的光电器件，但光波导与光纤之间的耦合问题是一直是一个亟待解决的课题。近些年来，光栅耦合器由于对准容差大，易实现芯片在线测试，不需要后续的抛光工艺等优势成为了解决耦合问题的重要途径之一。目前普通均勻周期光栅耦合器(占空比为0. 已经可以实现与光纤的垂直耦合。然而，由于光波导通常比光栅的刻蚀深度更深，导致光栅耦合器的制作往往需要两步电子束光刻和刻蚀工艺，不仅增加了制备成本，而且由于套刻误差的存在，工艺容差也减小了。
技术实现思路
本专利技术的目的在于针对现有技术的不足，提供，通过将电子束光刻和普通光刻结合起来的方式制备刻蚀深度不同的光波导与光栅耦合器，可实现光纤与亚微米波导之间的高效耦合。为达到上述目的，本专利技术的技术方案是一种绝缘体上硅基的波导光栅耦合器，包括绝缘衬底硅(SOI)片，其特征在于 SOI片由硅衬底、限制层、顶硅层构成，限制层在硅衬底上，顶硅层制作在限制层上，在顶硅层的表面制作有衍射光栅，在衍射光栅的另一侧为宽波导和锥形波导，与锥形波导连接的为亚微米波导，在顶硅层上的衍射光栅的上方有用于接收衍射光的光纤，光纤的轴线与衍射光栅表面法线方向倾斜小于15°的角度。本专利技术锥形波导长度大于100 μ m。本专利技术衍射光栅制作在SOI的顶硅层波导上，可以将通过它的光衍射出波导，衍射方向与波导表面垂直，衍射出的光被置于光栅区上部的光纤接收；限制层为SOI的埋氧层，由于其折射率小于顶硅层，可以将光限制在顶硅层波导中；衬底为SOI的底硅衬底，顶硅层与埋氧层均制作在该衬底上。一种绝缘体上硅基的波导光栅耦合器的制作方法，具体步骤为步骤1 在硅衬底上依次制作限制层和顶硅层，形成SOI片；步骤2 清洗SOI片表面的顶硅层，烘干；步骤3 将烘干的SOI片放入勻胶机中，旋涂负性的电子束光刻胶层，前烘；步骤4 采用电子束曝光工艺对SOI片表面的电子束光刻胶进行曝光，形成浅刻蚀的波导和衍射光栅的光刻胶掩膜图形；步骤5 采用感应耦合等离子体刻蚀，在顶硅层上形成浅刻蚀的波导和衍射光栅；步骤6 保留等离子体刻蚀后光栅和波导上部的负性电子束光刻胶，用勻胶机在其上旋涂普通光刻胶层，前烘；步骤7 采用普通光刻工艺对表面的普通光刻胶进行曝光，形成深刻蚀波导的光刻胶掩膜图形；步骤8 ；采用感应耦合等离子体刻蚀，在保留有电子束胶的波导上进行第二次刻蚀，形成深刻蚀波导；步骤9 将刻蚀完成的SOI片去胶清洗；步骤10 将一光纤置于靠近顶硅层上的衍射光栅的上部。本专利技术基本原理是利用负性的电子束曝光胶制作出衍射光栅和初步的光波导结构掩膜图形，并进行第一次硅刻蚀，保留此掩膜图形，并在其上利用普通光刻胶制作第二次刻蚀的掩膜窗口，由于掩膜窗口下即是保留的负性电子束曝光胶制作的光波导结构，故可以利用此波导掩膜进行第二次硅刻蚀，得到深刻蚀的光波导结构。最终得到存在两种刻蚀深度的绝缘体上硅基的波导光栅耦合器。本专利技术提出的制作绝缘体上硅基的波导光栅耦合器的方法，可以满足波导与光栅两种刻蚀深度的要求，从而能够保证光纤与亚微米波导的高效耦合。本方法由于采用了一次电子束曝光工艺和一次普通光刻工艺，相对于两次电子束曝光工艺制作不同刻蚀深度的波导与光栅来说，成本更低廉，制作周期更短。本方法由于采用了高选择比的负性电子束光刻胶，故而在两次刻蚀工艺中，可以实现更光滑的硅波导的侧壁。本方法将电子束曝光与普通光刻工艺结合起来，用高精度的电子束曝光制作精细的光栅与亚微米波导结构，用低精度的普通光刻制作第二次硅刻蚀的窗口，能大大提高制作的工艺容差，又保证了精细结构的完整性。而且由于本方法与CMOS工艺完全兼容，可以实现与其他SOI基光电器件的集成。本专利技术可有效降低光纤和亚微米波导间的耦合损耗，易于实现高密度光器件集成和光芯片的片上测试，广泛应用于光通讯，芯片间光互联、光芯片检测以及高速硅基电光集成中。附图说明图1是本专利技术绝缘体上硅基的波导光栅耦合器的结构示意图。图2是绝缘体上SOI片示意图。图3是绝缘体上硅基的波导光栅耦合器的浅刻蚀光栅区和深刻蚀波导区的示意图。图4(a)-图4(h)为绝缘体上硅基的波导光栅耦合器制备方法示意图。具体实施例方式下面结合附图和实施例对本专利技术的结构和特征作进一步的详细描述如图1、图2、图3所示，一种绝缘体上硅基的波导光栅耦合器，包括绝缘衬底硅 (SOI)片，其特征在于S0I片由硅衬底9、限制层8、顶硅层7构成，限制层8在硅衬底9上， 顶硅层7制作在限制层8上，在顶硅层7的表面制作有衍射光栅4，在衍射光栅4的另一侧为宽波导3和锥形波导2，该锥形波导2长度大于100 μ m，与锥形波导2连接的为亚微米波导1，在顶硅层上的衍射光栅的上方有用于接收衍射光的光纤5，光纤的轴线与光栅4的垂直法线方向成倾斜小于15°的角度。本专利技术顶硅层7的厚度不大于1 μ m,限制层8的厚度大于1 μ m ；衍射光栅4的面积为80-140 μ m2，适用于结构紧凑的光子集成。亚微米波导1、锥形波导2和宽波导3构成深刻蚀波导6，其刻蚀深度为200-800nm ；衍射光栅4的刻蚀深度为100-500nm，刻蚀深度相对于深刻蚀波导6要浅100-300nm。亚微米波导1宽度小于1 μ m,衍射光栅4宽度为10-14 μ m。 衍射光栅4为亚微米量级的均勻周期光栅，衍射光栅4周期数为5-50，占空比为0. 5，单个周期长度500-700nm。本专利技术提供一种绝缘体上硅基的波导光栅耦合器的制作方法，如图4所示，包括如下步骤步骤1 在硅衬底9上依次制作限制层8和顶硅层7，形成SOI片；步骤2 清洗SOI片表面的顶硅层7，烘干；步骤3 将烘干的SOI片放入勻胶机中，旋涂负性的电子束光刻胶层10 (要求光刻胶对硅的感应耦合等离子体刻蚀有很高的抗刻蚀性)，前烘，在140-200°C温度下烘14-20 分钟，如图4(a)所示；步骤4 采用电子束曝光工艺对SOI片表面的电子束光刻胶进行曝光，形成浅刻蚀的波导和衍射光栅4的光刻胶掩膜图形，如图4(b)所示；步骤5 采用感应耦合等离子体刻蚀，在顶硅层7上形成浅刻蚀的波导和衍射光栅 4，，如图4(c)所示；步骤6 保留等离子体刻蚀后光栅和波导上部的负性电子束光刻胶，如图4(d)所示；用勻胶机在其上旋涂普通光刻胶层11，前烘，在95-130°C温度下烘5-20分钟，如图 4 (e)本文档来自技高网...

【技术保护点】
１．一种绝缘体上硅基的波导光栅耦合器，包括ＳＯＩ片，其特征在于：ＳＯＩ片由硅衬底、限制层、顶硅层构成，限制层在硅衬底上，顶硅层制作在限制层上，在顶硅层的表面制作有衍射光栅，在衍射光栅的另一侧为宽波导和锥形波导，与锥形波导连接的为亚微米波导，在顶硅层上的衍射光栅的上方有用于接收衍射光的光纤。

【技术特征摘要】

【专利技术属性】
技术研发人员：李京波，李庆跃，李凯，董珊，颜晓升，池旭明，李树深，夏建白，
申请(专利权)人：浙江东晶光电科技有限公司，
类型：发明
国别省市：33