本发明专利技术提供了信号稳定性检测器以及采用该信号稳定性检测器的时延测试装置。所述时延测试装置在每一个关键的组合逻辑输出点都设置了一个相应的信号稳定性检测器，用于检测在组合逻辑信号的稳定阶段内每个关键组合逻辑点输出的信号是否发生翻转；以及设置了一个全局错误信号生成器，用于在于当任何一个信号稳定性检测器检测到了组合逻辑信号在检测范围内发生翻转时生成一个全局错误信号，用来指示电路的定时失效。为了有效地支持离线时延测试，还在电路的扫描链中应用了一个局部扫描使能信号生成器。该时延测试装置可以有效地进行在线时延故障检测，又能对离线时延故障检测提供有效地支持，而且硬件开销比较低。
【技术实现步骤摘要】
本专利技术属于半导体工艺
，尤其涉及在高性能的芯片中，通过对芯片中的时延故障进行有效的检测，确保芯片的性能和可靠性。
技术介绍
随着集成电路制造工艺的发展，晶体管特征尺寸不断细化。整个芯片的复杂度和集成度不断提高。芯片在制造后包含各种缺陷的现象越来越显著，并由此给芯片的性能和可靠性带来了严重的挑战。此外，在深亚微米工艺下，集成电路中的工艺参数难以精确地控制到相应的期望值，而是存在一个工艺偏差。从而导致芯片中的逻辑门和信号传播通路会存在很大的时延偏差，并可能导致芯片定时失效。由此，为了确保芯片交付的品质，在芯片的定时约束也变得越来越严格的情况下，通常需要对芯片进行有效的时延测试来确保其能正确的工作在额定的时钟频率之下。通常来说，为了测试芯片中的时延故障，需要在被测电路上应用一组测试向量 <V1，V2>来完成。其中第一个测试向量，即初始化向量VI，用来初始化被测电路的内部逻辑状态；第二个测试向量，即加载向量V2，用来激发和传播目标故障的故障效应，从而通过在额定的时钟周期之后捕获电路的响应来检测电路中的时延故障。时延测试向量对中的初始化向量Vl —般是应用慢速的扫描测试时钟通过对扫描链进行移位得到。根据对时延测试向量对中加载向量V2的获取方式，可以把常见的时延测试方法大致分为增强型扫描，捕获加载，移位加载以及三种方法。在增强型扫描时延测试方法中，扫描触发器中能同时保存两位数据，测试时初始化向量Vl与加载向量V2之间可以不存在任何结构约束。因此，这种方法能达到非常满意的跳变时延故障覆盖率。但是，为了保存两位测试数据而不影响移位时的电路测试状态，需要非常大的硬件开销，从而很少被采用。在捕获加载方式中，加载向量 V2是通过在加载时钟周期阶段，电路捕获初始化向量Vl的电路响应得到。这种时延测试方式的实现代价很小。然而在这种方法当中，由于在获取加载向量V2时将会受到电路结构的约束，从而导致很多跳变故障不可检测，即得不到一个相应的电路状态能够激励这些故障的故障效应并传播到芯片的可观测输出。因此，捕获加载时延测试方法的故障覆盖率相对较低。在移位加载时延测试方式中，加载向量V2是通过初始化向量Vl进行移位得到，虽然移位加载时延测试需要实现一个实速的扫描使能信号，然而这种方法能实现较高的故障覆盖率，并且只需要较小的测试向量集规模。芯片在出厂前，通常都需要采用前述的离线时延测试方法来确保其能正确地工作在额定的工作频率下。即使芯片在离线时延测试时能正确地工作在芯片额定的时钟频率下，芯片在使用过程当中，也可能由于发生了软错误、串扰、电源噪声等而导致芯片发生瞬态时延故障，并最终发生功能失效。因此，对于一些关键的应用来说，通常还需要芯片在正常操作模式进行功能失效的在线时延故障检测。通过监测电路在正常功能模式下组合逻辑输出的信号稳定性，可以在线的来检测芯片中是否发生的瞬态时延故障。在以前的在线时延检测技术中，有人通过在组合逻辑输出上设计一种并发的检测器来检测组逻辑输出信号上的延迟。然而采用这种并发检测器，还需要在电路中每个组合逻辑输出上增加设计一个异或门才能支持信号时延的检测。此外，芯片中还需要设计一个额外的电路复杂网络来分析每一个组合逻辑输出上的延迟情况来判断电路当中是否存在时延故障。从而采用这种方法，将带来很大的电路设计复杂度和硬件开销。此外，在以前的技术中，为了支持芯片实现移位加载离线时延测试以及支持芯片在线的时延测试技术都被分开来考虑，即分别需要设计不同地硬件结构来实现。
技术实现思路
可见为了保证芯片的可靠性要求，既非常有必要对芯片采用有效的离线时延测试，也非常有必要对其采用有效的在线时延测试。因此，本专利技术的目的在于克服上述现有技术的缺陷，在集成电路片内设计了一种低开销的测试装置，这种测试装置既能有效地实现在线时延故障检测，又能对离线时延故障的检测进行有效地支持，从而提高芯片出厂的质量和可靠性。本专利技术的目的是通过以下技术方案实现的一方面，在本专利技术的实施例中提供了一种信号稳定性检测器，包括第一晶体管、 第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和一个反相器；其中，第一晶体管的栅极接收组合逻辑输出信号，第一晶体管的源极接电源，第一晶体管的漏极连接第二晶体管的源极并连接至第四晶体管的栅极和第六晶体管的栅极；第二晶体管的栅极接收时钟信号，第二晶体管的漏极连接第三晶体管的漏极并通过反相器连接至第五晶体管的栅极；第三晶体管的栅极接收组合逻辑输出信号，第三晶体管的源极接地；第四晶体管的源极提供输出信号；第四晶体管的漏极连接第五晶体管的源极；第五晶体管的漏极连接第六晶体管的漏极；第六晶体管的源极接地。根据本专利技术实施例的信号稳定性检测器，其在组合逻辑输出信号的稳定阶段内， 如果所述信号稳定性检测器的输出信号从逻辑高电平转为逻辑低电平，则可确定组合逻辑输出信号发生了翻转；所述稳定阶段的开始时间为时钟的触发沿到来的时刻减去触发器的建立时间；所述稳定阶段的终止时间为时钟的触发沿到来时刻加上触发器的时钟到数据端延时与被测电路中的最短路径延时。根据本专利技术实施例的信号稳定性检测器，其中所述第一晶体管为PMOS晶体管，其他晶体管为NMOS晶体管。又一方面，在本专利技术的实施例中提供了一种时延测试装置，包括一个或多个如上所述的信号稳定性检测器，其设置在至少一个需要检测的组合逻辑输出点；以及与所述一个或多个信号稳定性检测器相连的一个全局错误信号生成器；当任何一个所述信号稳定性检测器检测到组合逻辑输出信号发生翻转时，所述全局错误信号生成器生成一个全局错误信号，所述全局错误信号用于指示电路的定时失效。根据本专利技术实施例的时延测试装置，其中所述全局错误信号生成器包括第七晶体管、反相器和缓冲器，第七晶体管的栅极连接于接收时钟信号的反相器输出，第七晶体管的源极接电源，第七晶体管的漏极通过连接线与一个或多个所述信号稳定性检测器的输出相连接并通过缓冲器输出全局错误信号，所述第七晶体管是PMOS晶体管。根据本专利技术实施例的时延测试装置，其中还可以包括一个设置在被测电路的扫描链中的局部扫描使能信号生成器，所述局部扫描使能信号生器的输入为扫描使能信号，扫描输入信号和电路时钟信号；所述局部扫描使能信号生器的第一输出连接到扫描链中与之相邻的下一个扫描单元的扫描输入端，第二输出为局部扫描使能信号，所述局部扫描使能信号用来驱动扫描链中扫描单元的扫描使能端。根据本专利技术实施例的时延测试装置，其中，所述局部扫描使能信号生成器包括第一、二、三触发器、一个选择器和一个或门；其中所述第一触发器不与被测电路相连接，其输入为扫描输入信号和时钟信号，输出连接至选择器的第二输入端，所述选择器的输出连接到第二触发器的输入端，第二触发器的输出连接至第三触发器的输入端、所述选择器的第一输入端和或门的第一输入端；所述或门的第二输入端接收扫描使能信号，其输出连接至所述选择器的选择端，并输出局部使能信号；所述第三触发器的输出连接到被测电路扫描链的下一个扫描单元。根据本专利技术实施例的时延测试装置，在移位加载时延测试时，所述局部扫描使能信号生成器的第二触发器在扫描移入的最后一个时钟周期时被扫入逻辑高电平，在加载时钟周期时被加载逻辑低电平；所述局部扫描使能信号在加载时钟周期后，随着第二触发器的状本文档来自技高网...
【技术保护点】
１．一种信号稳定性检测器，其特征在于包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和一个反相器；其中，第一晶体管的栅极接收组合逻辑输出信号，第一晶体管的源极接电源，第一晶体管的漏极连接第二晶体管的源极并连接至第四晶体管的栅极和第六晶体管的栅极；第二晶体管的栅极接收时钟信号，第二晶体管的漏极连接第三晶体管的漏极并通过反相器连接至第五晶体管的栅极；第三晶体管的栅极接收组合逻辑输出信号，第三晶体管的源极接地；第四晶体管的源极提供输出信号；第四晶体管的漏极连接第五晶体管的源极；第五晶体管的漏极连接第六晶体管的漏极；第六晶体管的源极接地。
【技术特征摘要】
【专利技术属性】
技术研发人员：裴颂伟，李华伟，李晓维，
申请(专利权)人：中国科学院计算技术研究所，
类型：发明
国别省市：11
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