一种CMOS电压倍增电路制造技术

本发明专利技术涉及一种CMOS电压倍增电路，它包括第一CMOS开关模块、第二CMOS开关模块、第一、第二储能电容和一输出电容，所述第一CMOS开关模块包括第一至第七PMOS管以及第一至第四NMOS管，所述第二CMOS开关模块包括第八至第十四PMOS管以及第五至第八NMOS管。本发明专利技术PMOS管和NMOS管具有相反的开关工作特性，并利用电容两端电压不能突变的特性，在互补的两相时钟信号控制下通过控制PMOS管或NMOS管的开启/关断对第一、第二储能电容进行充放电，从而在输出端产生稳定的两倍于输入参考电压的电压，达到在减少电路成本和功耗的前提下，满足电路性能需要的目的。

【技术实现步骤摘要】

本专利技术涉及集成电路，尤其涉及一种CMOS电压倍增电路。
技术介绍
在电源管理电路及一些低电压应用环境中，为了减少电路的成本和功耗，电源电 压都比较低。但有时电路需要较高的电压才能达到一定的性能，因此，如何在一个较低的电 源电压环境下产生一个高于电源电压且两倍于输入参考电压的电压，是当今业内人士急需 要解决的技术问题。
技术实现思路
为了解决上述现有技术存在的问题，本专利技术旨在提供一种CMOS电压倍增电路，以 实现在较低的电源电压环境下，产生两倍于输入参考电压的电压，从而在减少电路成本和 功耗的前提下，满足电路性能需要的目的。本专利技术所述的一种CMOS电压倍增电路，它包括第一 CMOS开关模块、第二 CMOS开 关模块、第一、第二储能电容和一输出电容，所述第一 CMOS开关模块包括第一至第七PMOS管以及第一至第四NMOS管，其中， 所述第一至第四NMOS管的源极相连至地，所述第一 NMOS管和第一 PMOS管的漏极和栅极分 别相连，该第一 PMOS管的源极和所述第二 PMOS管的漏极连接，并接收一外部参考电压，该 第二 PMOS管的栅极与所述第三PMOS管的漏极连接，该第二、第三PMOS管的源极相连，该第 三PMOS管的栅极与所述第一 PMOS管的栅极连接；所述第二 NMOS管和第四PMOS管的栅极 相连，并接收第一时钟信号，该第二 NMOS管和第五PMOS管的漏极相连，该第五PMOS管的源 极和所述第四PMOS管的漏极连接，其栅极与所述第一 PMOS管的漏极连接，所述第四PMOS 管的源极与所述第六PMOS管的源极相连至一外部电源；所述第三NMOS管和第六PMOS管 的栅极相连至所述第五PMOS管的漏极，它们的漏极相连至所述第四NMOS管的栅极，该第四 NMOS管的漏极与所述第七PMOS管的漏极连接，该第七PMOS管的源极输出一倍增电压；所述第二 CMOS开关模块包括第八至第十四PMOS管以及第五至第八NMOS管，其 中，所述第五至第八NMOS管的源极相连至地，所述第五NMOS管和第八PMOS管的漏极相连 至所述第十二 PMOS管的栅极，它们的栅极相连至所述第四NMOS管的栅极，所述第八PMOS 管的源极和所述第九PMOS管的漏极连接，并接收所述外部参考电压，该第九PMOS管的栅极 与所述第十PMOS管的漏极相连至所述第四NMOS管的漏极，该第九、第十PMOS管的源极相 连，该第十PMOS管的栅极与所述第八PMOS管的栅极连接；所述第六NMOS管和第十一 PMOS 管的栅极相连，并接收第二时钟信号，该第六NMOS管和第十二 PMOS管的漏极相连，该第 十二 PMOS管的源极和所述第十一 PMOS管的漏极连接，所述第十一 PMOS管的源极与所述第 十三PMOS管的源极相连至所述外部电源；所述第七NMOS管和第十三PMOS管的栅极相连至 所述第十二 PMOS管的漏极，它们的漏极相连至所述第一 PMOS管的栅极，所述第八NMOS管 的栅极与所述第七NMOS管的漏极连接，其漏极分别与所述第三、第十四PMOS管的漏极以及3所述第七PMOS管的栅极连接，所述第十四PMOS管的栅极与所述第七PMOS管的漏极连接， 其源极与该第七PMOS管的源极连接，并输出所述倍增电压；所述第一储能电容连接在所述第一 PMOS管的漏极和第二 PMOS管的源极之间；所述第二储能电容连接在所述第八PMOS管的漏极和第九PMOS管的源极之间；所述输出电容的一端与所述第七PMOS管的源极连接，另一端接地。在上述的CMOS电压倍增电路中，所述第一时钟信号和第二时钟信号的电平互补。由于采用了上述的技术解决方案，本专利技术通过设计对称的第一、第二 CMOS开关模 块，利用CMOS器件中PMOS管和NMOS管相反的开关工作特性，并利用电容两端电压不能突 变的特性，在互补的两相时钟信号控制下通过控制PMOS管或NMOS管的开启/关断对第一、 第二储能电容进行充放电，从而在输出端产生稳定的两倍于输入参考电压的电压，使得在 减少电路成本和功耗的前提下，满足电路性能需要的目的。本专利技术可应用于电源管理电路， 也可应用于低电源电压电路。附图说明图1是本专利技术一种CMOS电压倍增电路的结构示意图；图2是图1中各关键节点的输入、输出电压信号的波形图。具体实施例方式下面结合附图，对本专利技术的具体实施例进行详细说明。如图1所示，本专利技术，即一种CMOS电压倍增电路，它包括第一 CMOS开关模块、第二 CMOS开关模块、第一、第二储能电容Cl、C2和一输出电容Co。第一 CMOS开关模块包括第一至第七PMOS管Pl至P7以及第一至第四NMOS管附 至N4，其中，第一至第四NMOS管m至N4的源极相连至地GND ；第一 NMOS管附和第一 PMOS管Pl的漏极和栅极分别相连，第一 PMOS管Pl的源 极和第二 PMOS管P2的漏极连接，并接收一外部参考电压Vref ；第二 PMOS管P2的栅极与第三PMOS管P3的漏极连接，第二、第三PMOS管P2、P3 的源极相连，第三PMOS管P3的栅极与第一 PMOS管Pl的栅极连接；第二 NMOS管N2和第四PMOS管P4的栅极相连，并接收第一时钟信号CLK，第二 匪OS管N2和第五PMOS管P5的漏极相连；第五PMOS管P5的源极和第四PMOS管P4的漏极连接，其栅极与第一 PMOS管Pl 的漏极连接；第四PMOS管P4的源极与第六PMOS管P6的源极相连至一外部电源VDD ；第三NMOS管N3和第六PMOS管P6的栅极相连至第五PMOS管P5的漏极，它们的 漏极相连至第四NMOS管N4的栅极；第四NMOS管N4的漏极与第七PMOS管P7的漏极连接，第七PMOS管P7的源极输 出一倍增电压Vout。第二 CMOS开关模块包括第八至第十四PMOS管P1’至P7，以及第五至第八NMOS 管Ni，至N4，，其中，第五至第八NMOS管ΝΓ至N4，的源极相连至地GND ；第五NMOS管ΝΓ和第八PMOS管P1，的漏极相连至第十二 PMOS管P5，的栅极，它 们的栅极相连至第四NMOS管N4的栅极，第八PMOS管ΡΓ的源极和第九PMOS管P2’的漏 极连接，并接收外部参考电压Vref;第九PMOS管P2’的栅极与第十PMOS管P3’的漏极相连至第四NMOS管N4的漏极， 第九、第十PMOS管P2’、P3’的源极相连，第十PMOS管P3’的栅极与第八PMOS管P1’的栅 极连接；第六NMOS管N2’和第i^一 PMOS管P4’的栅极相连，并接收第二时钟信号CLKN，第 六NMOS管N2’和第十二 PMOS管P5’的漏极相连；第十二 PMOS管P5，的源极和第i^一 PMOS管P4，的漏极连接，第i^一 PMOS管P4’ 的源极与第十三PMOS管P6’的源极相连至外部电源VDD ；第七NMOS管N3’和第十三PMOS管P6’的栅极相连至第十二 PMOS管P5’的漏极， 它们的漏极相连至第一 PMOS管Pl的栅极；第八NMOS管N4’的栅极与第七NMOS管N3’的漏极连接，其漏极分别与第三、第 十四PMOS管P3、P14的漏极以及第七PMOS管P7的栅极连接；第十四PMOS管P7’的栅极与第七PMOS管P7的漏极连接，其源极与该第七PMOS 管本文档来自技高网...

【技术保护点】
一种ＣＭＯＳ电压倍增电路，其特征在于，所述电路包括第一ＣＭＯＳ开关模块、第二ＣＭＯＳ开关模块、第一、第二储能电容和一输出电容，所述第一ＣＭＯＳ开关模块包括第一至第七ＰＭＯＳ管以及第一至第四ＮＭＯＳ管，其中，所述第一至第四ＮＭＯＳ管的源极相连至地，所述第一ＮＭＯＳ管和第一ＰＭＯＳ管的漏极和栅极分别相连，该第一ＰＭＯＳ管的源极和所述第二ＰＭＯＳ管的漏极连接，并接收一外部参考电压，该第二ＰＭＯＳ管的栅极与所述第三ＰＭＯＳ管的漏极连接，该第二、第三ＰＭＯＳ管的源极相连，该第三ＰＭＯＳ管的栅极与所述第一ＰＭＯＳ管的栅极连接；所述第二ＮＭＯＳ管和第四ＰＭＯＳ管的栅极相连，并接收第一时钟信号，该第二ＮＭＯＳ管和第五ＰＭＯＳ管的漏极相连，该第五ＰＭＯＳ管的源极和所述第四ＰＭＯＳ管的漏极连接，其栅极与所述第一ＰＭＯＳ管的漏极连接，所述第四ＰＭＯＳ管的源极与所述第六ＰＭＯＳ管的源极相连至一外部电源；所述第三ＮＭＯＳ管和第六ＰＭＯＳ管的栅极相连至所述第五ＰＭＯＳ管的漏极，它们的漏极相连至所述第四ＮＭＯＳ管的栅极，该第四ＮＭＯＳ管的漏极与所述第七ＰＭＯＳ管的漏极连接，该第七ＰＭＯＳ管的源极输出一倍增电压；所述第二ＣＭＯＳ开关模块包括第八至第十四ＰＭＯＳ管以及第五至第八ＮＭＯＳ管，其中，所述第五至第八ＮＭＯＳ管的源极相连至地，所述第五ＮＭＯＳ管和第八ＰＭＯＳ管的漏极相连至所述第十二ＰＭＯＳ管的栅极，它们的栅极相连至所述第四ＮＭＯＳ管的栅极，所述第八ＰＭＯＳ管的源极和所述第九ＰＭＯＳ管的漏极连接，并接收所述外部参考电压，该第九ＰＭＯＳ管的栅极与所述第十ＰＭＯＳ管的漏极相连至所述第四ＮＭＯＳ管的漏极，该第九、第十ＰＭＯＳ管的源极相连，该第十ＰＭＯＳ管的栅极与所述第八ＰＭＯＳ管的栅极连接；所述第六ＮＭＯＳ管和第十一ＰＭＯＳ管的栅极相连，并接收第二时钟信号，该第六ＮＭＯＳ管和第十二ＰＭＯＳ管的漏极相连，该第十二ＰＭＯＳ管的源极和所述第十一ＰＭＯＳ管的漏极连接，所述第十一ＰＭＯＳ管的源极与所述第十三ＰＭＯＳ管的源极相连至所述外部电源；所述第七ＮＭＯＳ管和第十三ＰＭＯＳ管的栅极相连至所述第十二ＰＭＯＳ管的漏极，它们的漏极相连至所述第一ＰＭＯＳ管的栅极，所述第八ＮＭＯＳ管的栅极与所述第七ＮＭＯＳ管的漏极连接，其漏极分别与所述第三、第十四ＰＭＯＳ管的漏极以及所述第七ＰＭＯＳ管的栅极连接，所述第十四ＰＭＯＳ管的栅极与所述第七ＰＭＯＳ管的漏极连接，其源极与该第七ＰＭＯＳ管的源极连接，并输出所述倍增电压；所述第一储能电容连接在所述第一ＰＭＯＳ管的漏极和第二ＰＭＯＳ管的源极之间；所述第二储能电容连接在所述第八ＰＭＯＳ管的漏极和第九ＰＭＯＳ管的源极之间；所述输出电容的一端与所述第七ＰＭＯＳ管的源极连接，另一端接地。...

【技术特征摘要】

【专利技术属性】
技术研发人员：陶园林，
申请(专利权)人：上海贝岭股份有限公司，
类型：发明
国别省市：31