一种频率倍增电路制造技术

本发明专利技术实施例公开了一种频率倍增电路，包括：延时模块接收输入时钟信号和反馈控制模块输出的延时控制电压，根据所述延时控制电压对输入时钟信号进行延时处理，输出延时时钟信号；逻辑运算模块对输入时钟信号和延时时钟信号进行逻辑异或或同或运算，得到频率倍增时钟信号输出至反馈控制模块；基准电压产生模块生成一与电源电压成正比的基准电压，输出至反馈控制模块；反馈控制模块将频率倍增时钟信号的平均电压和基准电压的差值放大，得到延时控制电压输出至延时模块。采用本发明专利技术实施例，能够以较低的功耗、较小的面积实现时钟信号的频率倍增，且能够精确控制其输出时钟信号的占空比。

【技术实现步骤摘要】

本专利技术涉及通信
，特别是涉及一种频率倍增电路。
技术介绍
频率倍增电路(Frequency-Doubler)用于将输入时钟信号的频率翻倍,从而提高输入时钟信号的频率。在集成电路系统中，频率倍增电路可以应用在多种场合，如电荷泵电路、ADC (Analog-to-Digital Converter,模拟/数字转换器)电路等。通过该频率倍增电路，可以为系统提供更高频率的时钟信号。现有技术一中，采用PLL (Phase Locked Loop，锁相环)作为频率倍增电路。其优点是可实现任意倍数的频率增加，且输出频率非常精确，可精确控制其输出信号的占空比。但PLL电路的缺点在于电路相对复杂，电路功耗和面积都较大。现有技术二的频率倍增电路如图I所示，所述频率倍增电路包括延时模块IOa和异或门20a。参照图1，输入时钟信号CLK_IN经过所述延时模块IOa后得到延时后时钟信号CLK_D。所述输入时钟信号CLK_IN和延时后时钟信号CLK_D通过所述异或门20a进行逻辑运算后，即可得到频率倍增信号CLK_0UT，实现对输入时钟信号CLK_IN的频率翻倍。所述输入时钟信号CLK_IN、延时后本文档来自技高网...

【技术保护点】
一种频率倍增电路，其特征在于，所述电路包括：延时模块、逻辑运算模块、基准电压产生模块和反馈控制模块；所述延时模块，用于接收输入时钟信号和所述反馈控制模块输出的延时控制电压，根据所述延时控制电压对所述输入时钟信号进行延时处理，输出延时时钟信号；所述逻辑运算模块，用于对所述输入时钟信号和所述延时时钟信号进行逻辑异或或同或运算，得到频率倍增时钟信号，并输出至所述反馈控制模块；所述基准电压产生模块，用于生成一与电源电压成正比的基准电压，并输出至所述反馈控制模块；所述反馈控制模块，用于将所述频率倍增时钟信号的平均电压和所述基准电压的差值进行放大，得到所述延时控制电压，并输出至所述延时模块。

【技术特征摘要】

【专利技术属性】
技术研发人员：陶云彬，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：