一种频率倍增电路制造技术

本发明专利技术实施例公开了一种频率倍增电路，包括：延时模块接收输入时钟信号和反馈控制模块输出的延时控制电压，根据所述延时控制电压对输入时钟信号进行延时处理，输出延时时钟信号；逻辑运算模块对输入时钟信号和延时时钟信号进行逻辑异或或同或运算，得到频率倍增时钟信号输出至反馈控制模块；基准电压产生模块生成一与电源电压成正比的基准电压，输出至反馈控制模块；反馈控制模块将频率倍增时钟信号的平均电压和基准电压的差值放大，得到延时控制电压输出至延时模块。采用本发明专利技术实施例，能够以较低的功耗、较小的面积实现时钟信号的频率倍增，且能够精确控制其输出时钟信号的占空比。

【技术实现步骤摘要】

本专利技术涉及通信
，特别是涉及一种频率倍增电路。
技术介绍
频率倍增电路(Frequency-Doubler)用于将输入时钟信号的频率翻倍,从而提高输入时钟信号的频率。在集成电路系统中，频率倍增电路可以应用在多种场合，如电荷泵电路、ADC (Analog-to-Digital Converter,模拟/数字转换器)电路等。通过该频率倍增电路，可以为系统提供更高频率的时钟信号。现有技术一中，采用PLL (Phase Locked Loop，锁相环)作为频率倍增电路。其优点是可实现任意倍数的频率增加，且输出频率非常精确，可精确控制其输出信号的占空比。但PLL电路的缺点在于电路相对复杂，电路功耗和面积都较大。现有技术二的频率倍增电路如图I所示，所述频率倍增电路包括延时模块IOa和异或门20a。参照图1，输入时钟信号CLK_IN经过所述延时模块IOa后得到延时后时钟信号CLK_D。所述输入时钟信号CLK_IN和延时后时钟信号CLK_D通过所述异或门20a进行逻辑运算后，即可得到频率倍增信号CLK_0UT，实现对输入时钟信号CLK_IN的频率翻倍。所述输入时钟信号CLK_IN、延时后时钟信号CLK_D和频率倍增时钟信号CLK_0UT的波形图如图2所示。图I所示的频率倍增电路的优点在于电路结构简单，易于实现。但是，图I所示电路的延时模块IOa的延时容易受到温度、电压、工艺等各种参数的影响，从而无法精确控制输出的频率倍增信号CLK_0UT的占空比，影响频率倍增电路的应用。
技术实现思路
本专利技术实施例中提供了一种频率倍增电路，能够以较低的功耗、较小的面积实现时钟信号的频率倍增，且能够精确控制其输出时钟信号的占空比。—方面，提供了一种频率倍增电路，所述电路包括延时模块、逻辑运算模块、基准电压产生模块和反馈控制模块；所述延时模块，用于接收输入时钟信号和所述反馈控制模块输出的延时控制电压，根据所述延时控制电压对所述输入时钟信号进行延时处理，输出延时时钟信号；所述逻辑运算模块，用于对所述输入时钟信号和所述延时时钟信号进行逻辑异或或同或运算，得到频率倍增时钟信号，并输出至所述反馈控制模块；所述基准电压产生模块，用于生成一与电源电压成正比的基准电压，并输出至所述反馈控制模块；所述反馈控制模块，用于将所述频率倍增时钟信号的平均电压和所述基准电压的差值进行放大，得到所述延时控制电压，并输出至所述延时模块。在第一种可能的实现方式中，所述逻辑运算电路为一异或门或者同或门。在第二种可能的实现方式中，所述基准电压产生模块为一电阻分压电路。结合第二种可能的实现方式，在第三种可能的实现方式中，所述基准电压产生模块包括第一电阻和第二电阻；所述第一电阻的一端接电源电压，所述第一电阻的另一端接所述第二电阻；所述第二电阻的另一端接地；所述第一电阻和第二电阻的公共端作为所述基准电压产生模块的输出端。在第四种可能的实现方式中，所述反馈控制模块为一积分器。结合第四种可能的实现方式，在第五种可能的实现方式中，所述反馈控制模块包括第三电阻、电容和运算放大器；所述第三电阻的一端作为所述反馈控制模块的反相输入端，所述第三电阻的另一端接所述运算放大器的反相输入端；所述运算放大器的正相输入端作为所述反馈控制模块的正相输入端，所述运算放大器的输出端作为所述反馈控制模块的输出端；所述电容接在所述运算放大器的反相输入端与输出端之间。本专利技术实施例所述频率倍增电路，与现有技术相比，所述延时模块通过接收自反馈控制模块的延时控制电压控制对输入时钟信号的延时处理，从而实现对输出的频率倍增时钟信号的占空比的精确控制。同时，本专利技术实施例所述频率倍增电路中，所述延时模块、逻辑运算模块、基准电压产生模块和反馈控制模块都可以通过简单的电路形式实现，其电路面积较小、功耗较低，且能够很好的实现频率倍增的目的。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图I为现有技术二的频率倍增电路图；图2为图I所示电路的输入时钟信号CLK_IN、延时后时钟信号CLK_D和频率倍增时钟信号CLK_0UT的波形图；图3为本专利技术实施例一提供的频率倍增电路图；图4为本专利技术实施例二提供的频率倍增电路图。具体实施例方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。 本专利技术实施例中提供了一种频率倍增电路，能够以较低的功耗、较小的面积实现时钟信号的频率倍增，且能够精确控制其输出时钟信号的占空比。参照图3所示,为本专利技术实施例一提供的频率倍增电路图。如图3所示,所述频率倍增电路包括延时模块10、逻辑运算模块20、基准电压产生模块30和反馈控制模块40。所述延时模块10的时钟信号输入端作为所述频率倍增电路的输入端，接收输入时钟信号CLK_IN，所述延时模块10的控制信号输入端接所述反馈控制模块40的输出端，所述延时模块10的输出端接所述逻辑运算模块20的第一输入端。所述逻辑运算模块20的第二输入端接所述输入时钟信号CLK_IN，所述逻辑运算模块20的输出端作为所述频率倍增电路的输出端，输出频率倍增时钟信号CLK_0UT。所述反馈控制模块40的正相输入端接所述基准电压产生模块30的输出端，所述反馈控制模块40的反相输入端接所述逻辑运算模块20的输出端，所述反馈控制模块40的输出端接所述延时模块10的控制信号输入端。所述延时模块10，用于接收输入时钟信号CLK_IN和所述反馈控制模块40输出的延时控制电压DELAY_CTRL，根据所述延时控制电压DELAY_CTRL对所述输入时钟信号CLK_IN进行延时处理，输出延时时钟信号CLK_D。其中，所述延时控制电压DELAY_CTRL用于控制所述延时处理的延时时间。所述逻辑运算模块20，用于对所述输入时钟信号CLK_IN和延时时钟信号CLK_D进行逻辑异或或同或运算，得到频率倍增时钟信号CLK_0UT，并输出至所述反馈控制模块40。所述基准电压产生模块30，用于生成一与电源电压成正比的基准电压VREF，并输出至所述反馈控制模块40。所述反馈控制模块40，用于将所述频率倍增时钟信号CLK_0UT的平均电压和所述基准电压VREF的差值进行放大，得到所述延时控制电压DELAY_CTRL，并输出至所述延时模块10。具体的，本专利技术实施例所述频率倍增电路，通过所述延时模块10产生一基于输入时钟信号CLK_IN的延时时钟信号CLK_D，其延时时间可以通过所述延时控制电压DELAY_CTRL加以控制。然后，通过所述逻辑运算模块20对所述输入时钟信号CLK_IN和延时时钟信号CLK_D进行逻辑异或或同或运算，实现对所述输入时钟信号CLK_IN的频率倍增，得到所述频率倍增时钟信号CLK_0UT。所述反馈控制模块40将所述频率倍增时钟信号CLK_0UT的平均电压和所述基准电压VREF进行比较本文档来自技高网...

【技术保护点】
一种频率倍增电路，其特征在于，所述电路包括：延时模块、逻辑运算模块、基准电压产生模块和反馈控制模块；所述延时模块，用于接收输入时钟信号和所述反馈控制模块输出的延时控制电压，根据所述延时控制电压对所述输入时钟信号进行延时处理，输出延时时钟信号；所述逻辑运算模块，用于对所述输入时钟信号和所述延时时钟信号进行逻辑异或或同或运算，得到频率倍增时钟信号，并输出至所述反馈控制模块；所述基准电压产生模块，用于生成一与电源电压成正比的基准电压，并输出至所述反馈控制模块；所述反馈控制模块，用于将所述频率倍增时钟信号的平均电压和所述基准电压的差值进行放大，得到所述延时控制电压，并输出至所述延时模块。

【技术特征摘要】

【专利技术属性】
技术研发人员：陶云彬，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：