自我提供输入参考电压的系统封装集成电路技术方案

本发明专利技术有关于一种自我提供输入参考电压的系统封装集成电路，其包含一逻辑芯片产生多个输出信号；一内存芯片包含多个输入电路用以接受该多个输出信号，该内存芯片还包含一电压产生器，该电压产生器依据一电平电压产生一输入参考电压，该内存芯片与ＤＤＲ标准兼容且该多个输入电路与ＳＳＴＬ＿２标准兼容；其中该内存芯片的每一输入电路包含一比较器，该比较器包含一第一输入端与一第二输入端，该第一输入端接收该多个输出信号中一输出信号，且该第二输入端接收该内存芯片中该电压产生器产生的该输入参考电压。

【技术实现步骤摘要】
自我提供输入参考电压的系统封装集成电路
本专利技术有关一种系统封装集成电路，更明确地说，有关一种自我提供输入参考电 压的系统封装集成电路。
技术介绍
随着集成电路制程的发展一日千里，内存的容量与操作速度也突飞猛进，各种内 存规格也陆续推陈出新。而二倍速数据(Double Data Rate，DDR)存取规格是一般耳熟能详 的规格，在此本文引用有关DDR的规格(例如由JEDEC协会制定JESD79系列的DDR规格) 当成本专利技术说明的一部份。于DDR规格中，曾说明所有DDR的输入与JEDEC协会所制定的 另一 SSTL_2规格标准兼容，在此本说明书亦引用有关SSTL_2规格当成本专利技术说明的一部 份。SSTL_2规格主要规范数字集成电路的2. 5V电压接口标准，如图1所示，图1是 SSTL_2规格的一种范例，其中第一数字集成电路10的输出缓冲器110产生输出信号V。ut， 而第二数字集成电路20的输入电路210接收此V。ut信号并依据一输入参考电压Vkef产生一 输入信号供第二数字集成电路20使用。为使V。ut信号传输过程保持较好的信号波形，于连 接第一数字集成电路10与第二数字集成电路20的传导线会有一 25欧姆的串行电阻&与 一 50欧姆的终端电阻&相连接，且终端电阻&另一端与一终端电压Vtt相连接。此输入电 路210—般是一比较器，其一输入端接收输入参考电压Vkef，而另一端接收由第一数字集成 电路10产生的V。ut信号。为使第一数字集成电路10与第二数字集成电路20两者所使用 的输入参考电压相同，一般输入电路210所需的输入参考电压Vkef由第一数字集成电路10 直接产生此输入参考电压Vkef供输入电路210使用。于实际应用中，许多DDR内存芯片常常会以系统封装方式(System In Package, SIP)与另一逻辑电路芯片同时封装于一封装体中，例如图2(a)与图2(b)所示，其中图 2 (a)是一种堆叠封装方式，将DDR内存芯片310至放于逻辑电路芯片320之上，再将此堆叠 后的芯片组置放于承载基板330上，然后利用打线方式(wire bonding)将相关的DDR内存 芯片310的输出入接脚、逻辑电路芯片320的输出入接脚与承载基板330对外接脚进行连 接。而图2(b)是另一种系统封装方式，将DDR内存芯片310与逻辑电路芯片320分别放置 于承载基板330上，再利用打线方式(wire bonding)将相关的DDR内存芯片310的输出入 接脚、逻辑电路芯片320的输出入接脚与承载基板330对外接脚进行连接。然而此种系统 封装的集成电路会发生一些问题，例如，有时因为选用的逻辑电路芯片320本身无法提供 输入参考电压Vkef供DDR内存芯片310使用；也有时会因为逻辑电路芯片320提供输入参 考电压Vkef的输出接脚与DDR内存芯片310中输入参考电压Vkef的输入接脚不是位于同一 侧边，导致打线连接产生困难。是以，本专利技术提供一种自我提供输入参考电压的系统封装集成电路，其包含一逻 辑芯片与一内存芯片，其中内存芯片与DDR标准兼容，但是内存芯片可自行产生输入参考 电压供内存芯片的多个输入电路使用，而非由逻辑芯片产生输入参考电压供内存芯片的多3个输入电路使用，以解决现有技术的缺陷。
技术实现思路
本专利技术另提供一种自我提供输入参考电压的系统封装集成电路，其包含一逻辑芯 片用以产生多个输出信号；一内存芯片包含多个输入电路用以接受该多个输出信号，该内 存芯片还包含一电压产生器，该电压产生器依据一外部电平电压产生一输入参考电压，该 内存芯片与DDR标准兼容且该多个输入电路与SSTL_2标准兼容；其中该内存芯片的每一 输入电路包含一比较器，该比较器包含一第一输入端与一第二输入端，该第一输入端接收 该多个输出信号中一输出信号，且该第二输入端接收该内存芯片中该电压产生器产生的该 输入参考电压。如此一来，内存芯片的比较器不需利用逻辑芯片所产生的输入参考电压，而 直接利用内存芯片所产生的输入参考电压，故可以减少系统封装时额外的打线连接(wire bonding)而增加封装的弹性。所述的系统封装集成电路，其中，该内存芯片的该多个输入电路与SSTL_2标准兼容。所述的系统封装集成电路，其中，该逻辑芯片的该多个输出接脚与该内存芯片的 该多个输入电路用多个导线直接连接。所述的系统封装集成电路，其中，该多个导线中每一导线没有连接一终端电阻。所述的系统封装集成电路，其中，该外部电平电压约为该输入参考电压的2倍。所述的系统封装集成电路，其中，该外部电平电压由该逻辑芯片提供给该内存芯 片的该电压产生器。所述的系统封装集成电路，其中，该比较器产生该输入信号的一第一电平约为 2. 5V。所述的系统封装集成电路，其中，该比较器产生的该输入信号是一数据输入信号 供该内存芯片储存。所述的系统封装集成电路，其中，该内存芯片位于该逻辑芯片之上，该集成电路还 包含一封胶体包覆该内存芯片与该逻辑芯片。所述的系统封装集成电路，其中，该内存芯片与该逻辑芯片个别置放于一承载基 板上，该集成电路还包含一封胶体包覆该内存芯片、该逻辑芯片与该承载基板。本专利技术又提供一种自我提供输入参考电压的系统封装集成电路，其包含一逻辑芯 片用以产生多个输出信号；一内存芯片包含多个输入电路用以接受该多个输出信号，该内 存芯片还包含一电压产生器，该电压产生器依据一外部电平电压产生一输入参考电压，该 内存芯片与DDR标准兼容；其中该内存芯片的每一输入电路包含一比较器，该比较器包含 一第一输入端与一第二输入端，该第一输入端接收该多个输出信号中一输出信号，且该第 二输入端接收该内存芯片中该电压产生器产生的该输入参考电压；逻辑芯片的多个输出接 脚与内存芯片的多个输入电路是用多个导线直接连接，其中每一导线不需连接一终端电阻 (terminated resistor)，故可以减少封装的材料与成本。附图说明图1为说明SSTL_2规格的一种范例示意图2(a)为说明一种系统封装的集成电路示意图2(b)为说明另一种系统封装的集成电路示意图3为说明本专利技术自我提供输入参考电压系统封装集成电路的实施例。其中，附图标记10第一数字集成电路110输出缓冲器20第二数字集成电路210输入电路310内存芯片311多个输入电路312比较器313第一输入端314第二输入端315电压产生器316电平电压输入接脚320逻辑芯片321多个输出接脚322电平电压输出接脚330承载基板具体实施方式以下结合附图和具体实施例对本专利技术进行详细描述，但不作为对本专利技术的限定。请参考图3，图3是本专利技术自我提供输入参考电压的系统封装集成电路实施例。此 系统封装集成电路包含内存芯片310与逻辑芯片320。内存芯片310包含多个输入电路311 而每一个输入电路是一个比较器312，比较器312包含第一输入端313与第二输入端314。 内存芯片310还包含电压产生器315，电压产生器315依据外部电平电压Vdd产生输入参考 电压Vkef给每一比较器312的第二输入端314。逻辑芯片320包含多个输出接脚321以产生多个输出信号。此多个输出信号则传 送至内存芯片310中多个输入电路311，例如每一比较器312的第一输本文档来自技高网...

【技术保护点】
一种自我提供输入参考电压的系统封装集成电路，其特征在于，包含：一逻辑芯片，包含多个输出接脚以产生多个输出信号；以及一内存芯片，包含多个输入电路用以接受该逻辑芯片产生的该多个输出信号，该内存芯片还包含一电压产生器，该电压产生器依据一外部电平电压产生一输入参考电压；其中该内存芯片的每一输入电路包含一比较器，该比较器包含一第一输入端与一第二输入端，该第一输入端接收该多个输出信号中一输出信号，且该第二输入端接收该内存芯片中该电压产生器产生的该输入参考电压，该比较器依据该输出信号与该输入参考电压产生一输入信号供该内存芯片使用；其中该内存芯片与ＤＤＲ标准兼容。

【技术特征摘要】
1.一种自我提供输入参考电压的系统封装集成电路，其特征在于，包含一逻辑芯片，包含多个输出接脚以产生多个输出信号；以及一内存芯片，包含多个输入电路用以接受该逻辑芯片产生的该多个输出信号，该内存 芯片还包含一电压产生器，该电压产生器依据一外部电平电压产生一输入参考电压；其中该内存芯片的每一输入电路包含一比较器，该比较器包含一第一输入端与一第二 输入端，该第一输入端接收该多个输出信号中一输出信号，且该第二输入端接收该内存芯 片中该电压产生器产生的该输入参考电压，该比较器依据该输出信号与该输入参考电压产 生一输入信号供该内存芯片使用；其中该内存芯片与DDR标准兼容。2.根据权利要求1所述的系统封装集成电路，其特征在于，该内存芯片的该多个输入 电路与SSTL_2标准兼容。3.根据权利要求1所述的系统封装集成电路，其特征在于，该逻辑芯片的该多个输出 接脚与该内存芯片的该多个输入电路用多个导线直接连接。4.根据权利要求...

【专利技术属性】
技术研发人员：王释兴，袁德铭，
申请(专利权)人：钰创科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]