电源电路以及使用该电源电路的半导体存储电路制造技术

本发明专利技术提供一种半导体存储电路包括：多个存储区；多个驱动单元，被配置为分别响应于多个使能信号而被使能并产生用于多个存储区的操作的预定电压；以及使能控制单元，被配置为对控制脉冲进行计数并激活多个使能信号中的一个或更多个使能信号。

【技术实现步骤摘要】

本专利技术涉及半导体电路，更具体而言，涉及电源电路以及使用该电源电路的半导 体存储电路。
技术介绍
图1是典型的半导体存储电路的框图。在下文中，为了方便描述，将以具有2GB存 储容量的半导体存储电路10为例来描述。如图1所示，半导体存储电路10具有总共2GB的存储器当从半导体存储电路10 的中心看去时，IGB的存储器由十六个上部存储区来实现，IGB的存储器由十六个下部存储 区来实现。半导体存储电路10包括多个存储区(三十二个存储区)64M_R和64M_L ；以及用 于产生核心电压(VCORE)的四个驱动器11至14，所述核心电压(VCORE)用来限定包含在存 储区64M_R和64M_L中的存储单元的数据电平。提供产生核心电压(VCORE)的多个驱动器G个驱动器)11至14是为了稳定地提 供2GB的存储器所需的电流量。驱动器的数量可以根据电路设计或存储容量而改变。在向半导体存储电路供电后，多个驱动器11至14立即不断消耗电流以进行操作。半导体存储电路是以芯片类型的方式在晶片上制造的，而且各个芯片是否可用是 通过各种测试来验证的。当存储区中的任何存储区因工艺参数或外部微粒而失效时，失效的存储区由冗余 单元来替换。这样，当所有失效的存储区都由冗余单元替换时，可以将芯片封装为2GB的存储 器并出厂。而当芯片中发生多处失效以至于它们不能由冗余单元来替换时，则丢弃相应的芯 片。然而，在一些情况下，图1的上部IGB的存储区不能由冗余单元来替换，而下部IGB 的存储区可以由冗余单元来替换。在这些情况下，可以仅使用下部IGB的存储区而将芯片封装为IGB的存储器并随后出厂。在所述IGB存储器的情况下，仅用少量的驱动器，例如两个驱动器，就足以提供所 需的电流。然而，即使芯片封装为IGB的存储器，但在芯片内部包含四个驱动器11至14，在向半导体存储电路供电之后四个驱动器11至14立即不断消耗电流以进行操作。因此，典型的半导体存储电路会具有的问题在于电流消耗量由不必要的驱动器 的操作所增加而与存储容量不符。
技术实现思路
根据本专利技术的一个实施方式，一种电源电路包括多个驱动电源，被配置为产生预 定电压，其中，多个驱动单元中被使能的驱动单元的数量根据控制脉冲的输入的数量而改变。根据本专利技术的另一个实施方式，一种半导体存储电路包括多个存储区；多个驱 动单元，被配置为分别响应于多个使能信号而被使能并产生用于多个存储区的操作的预定 电压；以及使能控制单元，被配置为对控制脉冲进行计数并激活多个使能信号中的一个或 更多个使能信号。附图说明结合附图描述本专利技术的特点、方面和实施方式，其中图1是典型的半导体存储电路的框图；图2是根据本专利技术实施方式的半导体存储电路的框图；图3是图2的使能控制单元的内部结构的框图；图4是图3的第一计数器的电路图；图5是图2的第一驱动单元的电路图；图6是第一至第四计数器的输出信号的波形图；以及图7是说明根据本专利技术实施方式的取决于控制脉冲的输入的数量而将驱动单元 使能的表。具体实施例方式在下文中，将在示例性的实施方式中结合附图来描述根据本专利技术的时钟信号占空 比校准电路。为了方便描述，将以具有2GB存储容量的根据本专利技术实施方式的半导体存储电路 100为例来描述。图2是根据本专利技术实施方式的半导体存储电路的框图；如图2所示，根据本专利技术实 施方式的半导体存储电路100被配置为利用多个存储区64M_R和64M_L而具有总共2GB的 存储器。也就是说，当从半导体存储电路100的中心看去时，IGB的存储器由十六个上部存 储区来实现，IGB的存储器由十六个下部存储区来实现。在上部存储区与下部存储区之间设置有使能控制单元200和多个驱动单元、即第 一驱动单元Iio至第四驱动单元140。本领域的技术人员应当理解的是，使能控制单元200 以及第一驱动单元110至第四驱动单元140的布置方式可以根据电路设计而改变。第一驱动单元110至第四驱动单元140被配置为响应于多个使能信号、即第一使 能信号ENO至第四使能信号EN3而被使能。第一驱动单元110至第四驱动单元140中的每个被配置为在被使能时产生多个 存储区64M_R和64M_L所需的预定电压，例如用于限定存储单元的数据电平的核心电压 (VCORE)。使能控制单元200被配置为对控制脉冲TM进行计数并改变第一使能信号ENO至 第四使能信号EN3中被激活的使能信号的数量。此时，控制脉冲TM可以使用测试模式信号。图3是图2所示的使能控制单元200的内部结构的框图。如图3所示，使能控制单 元200包括第一计数器CNTO至第四计数器CNT3、以及第一反相器IVl至第四反相器IV4。第一计数器CNTO被配置为对控制脉冲TM进行计数并产生第一计数信号0UT0。第 一计数信号OUTO由第一反相器IVl反相并随后输出作为第一使能信号ΕΝ0。第二计数器CNTl至第四计数器CNT3被配置为分别地对其前面的计数器、即第一 计数器CNTO至第三计数器CNT2的输出信号进行计数并产生第二计数信号OUTl至第四计 数信号0UT3。第二计数信号OUTl至第四计数信号0UT3分别由第二反相器IV2至第四反相 器IV4反相并随后输出作为第二使能信号Em至第四使能信号EN3。第一计数器CNTO至第四计数器CNT3被配置为检测输入信号的下降沿并改变输出 信号的电平。例如，第一计数器CNTO被配置为检测控制脉冲TM的下降沿并改变第一计数信号 OUTO的电平。图4是图3所示的第一计数器的电路图。如图4所示，第一计数器CNTO包括多个 反相器IVll至IV15、以及多个传输门TGl至TG4。第二计数器CNTl至第四计数器CNT3可以以与第一计数器CNTO基本相同的结构 来实现。图5是图2的第一驱动单元的电路图。如图5所示，第一驱动单元110包括参考 电压发生部111、差动放大部112，和开关部113。参考电压发生部111被配置为产生参考电 压VREFC，所述参考电压VREFC用于产生核心电压VC0RE。差动放大部112被配置为利用参 考电压VREFC来产生核心电压VC0RE。开关部113被配置为响应于第一使能信号ENO而将 差动放大部分112使能。差动放大部112包括多个晶体管Ml至M6、以及多个电阻Rl和R2。在此情况下， 差动放大电路由多个晶体管Ml至M5来实现。晶体管M6被配置为通过基于由差动放大电 路输出的差动放大信号DIFF0UT来调整流经多个电阻Rl和R2至接地端子的电流量，以产 生核心电压VC0RE。此外，为了使核心电压VCORE保持为恒定的电平，差动放大电路利用由 多个电阻Rl和R2分压的核心电压VCORE来调节差动放大信号DIFF0UT的信号电平。开关部113包括多个晶体管Mll和M12。当第一使能信号ENO被激活为高电平时， 多个晶体管Mll和M12将差动放大部112使能。而当第一使能信号ENO被去激活为低电平时，开关部113通过将差动放大部分112 的晶体管Ml、M2和的M6关断来将差动放大部112禁止。因此，当第一使能信号ENO被去激活时，第一驱动单元110被禁止。第二驱动单元120至第四驱动单元140可以以与第一驱动单元110基本相同的结 构来实现。以下将描述具有上述结构的根据本专利技术实施方式的半导体存储电本文档来自技高网...

【技术保护点】
一种电源电路，包括：多个驱动单元，所述多个驱动单元中的每个被配置为产生预定电压，其中，所述多个驱动单元中被使能的驱动单元的数量根据控制脉冲的输入的数量而变化。

【技术特征摘要】
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【专利技术属性】
技术研发人员：高永祚，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[]