静电放电保护电路、结构及射频接收器制造技术

本发明专利技术提供一种静电放电保护电路、结构及射频接收器，该保护电路包括一硅控整流器以及一电感。硅控整流器包括一第一Ｐ型半导体材料、一第一Ｎ型半导体材料、一第二Ｐ型半导体材料及一第二Ｎ型半导体材料。第一Ｐ型半导体材料、第一Ｎ型半导体材料、第二Ｐ型半导体材料及第二Ｎ型半导体材料交错排列，并且电性耦接至一阳极与一阴极。阳极电性耦接第一Ｐ型半导体材料。阴极电性耦接第二Ｎ型半导体材料。电感电性耦接于阳极与第二Ｐ型半导体材料之间，或是电性耦接于阴极与第一Ｎ型半导体材料之间。本发明专利技术提供静电放电保护电路可补偿在高频频段下硅控整流器的寄生电容所造成的影响，从而避免失真现象。

【技术实现步骤摘要】

本专利技术涉及一种电子电路，特别涉及一种静电放电(electrostatic discharge)保护电路。
技术介绍
连接天线的射频(radio frequency；RF)接收器在操作时，很容易受到静电放电(electrostatic discharge；ESD)脉冲的影响。在集成电路的尺寸不断变小的情况下，具有RF接收器的集成电路很容易受到ESD的影响。在公知技术中，通常利用互补金属氧化物半导体(complementary metal oxidesemiconductor；CMOS)或是双极性箝制二极管(bipolar clamp diode)，将ESD电流引离集成电路。然而，在高频(如5GHz)操作下时，传统的ESD保护电路的寄生阻抗可能会扭曲正常信号，而造成失真现象。
技术实现思路
为克服上述现有技术的缺陷，本专利技术提供一种静电放电保护电路，包括一硅控整流器以及一电感。硅控整流器包括一第一P型半导体材料、一第一N型半导体材料、一第二P型半导体材料及一第二N型半导体材料。第一P型半导体材料、第一N型半导体材料、第二P型半导体材料及第二N型半导体材料交错排列，并且电性耦接至一阳极与一阴极。阳极电性耦接第一P型半导体材料。阴极电性耦接第二N型半导体材料。电感电性耦接于阳极与第二P型半导体材料之间，或是电性耦接于阴极与第一N型半导体材料之间。本专利技术另提供一种结构，包括一P型基底、一N型阱区、一P型阱区、一P+半导体材料、一N+半导体材料以及一电感。N型阱区形成在P型基底之中。P型阱区形成在P型基底之中。P+半导体材料形成在N型阱区之中。N+半导体材料形成在P型阱区之中。P+半导体材料、N型阱区、P型阱区及N+半导体材料交错排列。电感电性耦接于P+半导体材料与P型阱区之间，或是电性耦接于N型阱区与N+半导体材料之间。本专利技术更提供一种射频接收器，包括一天线以及一静电放电保护电路。天线接收多个射频信号。静电放电保护电路具有一输入端，用以接收射频信号。静电放电保护电路释放射频接收器所接收到的静电放电事件。静电放电保护电路包括一硅控整流器以及一电感。硅控整流器包括一第一P型半导体材料、一第一N型半导体材料、一第二P型半导体材料及一第二N型半导体材料。第一P型半导体材料、第一N型半导体材料、第二P型半导体材料及第二N型半导体材料交错排列，并且电性耦接至一阳极与一阴极。阳极电性耦接第一P型半导体材料。阴极电性耦接第二N型半导体材料。电感电性耦接于阳极与第二P型半导体材料之间，或是电性耦接于阴极与第一N型半导体材料之间。根据本专利技术提供静电放电保护电路，在ESD事件发生时，可触发硅控整流器。另外，在射频频段下，可补偿硅控整流器的寄生电容所造成的影响。为让本专利技术的特征和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下：-->附图说明图1为本专利技术的射频接收器的一可能实施例。图2为本专利技术的ESD保护电路的一可能实施例。图3为本专利技术的ESD保护电路的另一可能实施例。图4A为本专利技术的ESD保护电路的另一可能实施例。图4B及图4C为本专利技术的硅控整流器的可能结构示意图。图5A-图5D及图6A-图6D图为本专利技术的硅控整流器的实施方式。其中，附图标记说明如下：100：射频接收器；105：天线；110：ESD保护电路；115：低噪声放大器；120：带通滤波器；125：混波器；130：频率合成器；135：中频信号；140：本机振荡器信号；145：射频信号；200、300、405、410、500A～500D、600A～600D：硅控整流器；205、350、415、435：阳极；215：半导体材料层；210、360、425、445：阴极；220：偏压源；310：P型基底；315、320、325、420、430、440、450：阱区；330：SCR路径；335：二极管路径；505A～505D：电感；515A～515D：晶体管；510A～510D：ESD检测电路；605A、605B：二极管。具体实施方式图1为本专利技术的射频接收器的一可能实施例。如图所示，射频接收器100具有ESD保护电路110。射频接收器100更具有天线105。天线105接收射频信号145，并将射频信号145传送至ESD保护电路110。一般而言，ESD保护电路110用以避免ESD电流进入射频接收器100的其它元件中。稍后在图2-图6中，将详细说明ESD保护电路110。ESD保护电路110使射频信号145进入低噪声放大器115。低噪声放大器115放-->大射频信号，并将放大后的射频信号传送至带通滤波器(band passfilter)120。带通滤波器120对放大后的射频信号进行滤波功能，并将滤波后的结果传送至混波器(mixer)125。混波器125将带通滤波器120的滤波结果与本机振荡器(local oscillator)信号140混合在一起。本机振荡器信号140由频率合成器(frequency synthesizer)130所产生。混波器125产生中频(intermediate frequency；IF)信号135。中频信号135会再经过射频接收器100的其它元件(未显示)所处理。由于处理中频信号的元件为本领域普通技术人员所深知，故不再赘述。图2为本专利技术的ESD保护电路110的一可能实施例。在本实施例中，ESD保护电路110为一硅控整流器(silicon controlled rectifier；SCR)200。如图所示，硅控整流器200由多个P型及N型半导体材料层215所构成，如PNPN四层。硅控整流器200的阳极205电性耦接至P+半导体材料。P+半导体材料为半导体材料层215的其中一层。硅控整流器200的阴极210电性耦接至N+半导体材料。N+半导体层为半导体材料层215的其中一层。当偏压源220提供电流Ibias予P型基底P_sub的P+半导体材料时，硅控整流器200的阳极205所接收到的电流会流过硅控整流器200而到阴极210。这种使电流流过硅控整流器的导通方式称为触发(triggering)。图3为本专利技术的ESD保护电路的另一可能实施例。在本实施例中，ESD保护电路为硅控整流器300。硅控整流器300具有阳极350以及两阴极360。在本实施例中，硅控整流器300具有两硅控整流单元。上述两硅控整流单元以并联方式排列，并具有P型基底310。P型基底310具有阱区315、320及325。阱区315、320及325形成在P型基底310之中。阱区315、320及325分别为P+、N+及P+掺杂区，并且在阱区315、320及325之间具有浅沟槽隔离(Shallow Trench Isolation；STI)。阳极350耦接P+、N+及P+半导体材料。阳极350所耦接的P+、N+及P+半导体材料被注入在N型阱区320之中。阴极360耦接P+及N+半导体材料。图3左侧的阴极360所耦接的P+及N+半导体材料被注入在P型阱区315之中。图3右侧的阴极360所耦接的P+及N+半导体材料被注入在P型阱区325之中。图3所示的结构图也包括硅控整流器300的等效电路图305。一般而言，当ESD事件发生时，硅控整流器300的SCR路径330会将ESD电流由阳极350引导至阴本文档来自技高网...

【技术保护点】
１．一种静电放电保护电路，包括：一硅控整流器，包括一第一Ｐ型半导体材料、一第一Ｎ型半导体材料、一第二Ｐ型半导体材料及一第二Ｎ型半导体材料，该第一Ｐ型半导体材料、该第一Ｎ型半导体材料、该第二Ｐ型半导体材料及该第二Ｎ型半导体材料交错排列，并且电性耦接至一阳极与一阴极，其中该阳极电性耦接该第一Ｐ型半导体材料，该阴极电性耦接该第二Ｎ型半导体材料；以及一电感，电性耦接于该阳极与该第二Ｐ型半导体材料之间，或是电性耦接于该阴极与该第一Ｎ型半导体材料之间。

【技术特征摘要】
US 2010-2-24 12/711,3021.一种静电放电保护电路，包括：一硅控整流器，包括一第一P型半导体材料、一第一N型半导体材料、一第二P型半导体材料及一第二N型半导体材料，该第一P型半导体材料、该第一N型半导体材料、该第二P型半导体材料及该第二N型半导体材料交错排列，并且电性耦接至一阳极与一阴极，其中该阳极电性耦接该第一P型半导体材料，该阴极电性耦接该第二N型半导体材料；以及一电感，电性耦接于该阳极与该第二P型半导体材料之间，或是电性耦接于该阴极与该第一N型半导体材料之间。2.如权利要求1所述的静电放电保护电路，还包括至少一二极管，该二极管电性耦接该电感，并与该电感串联于该阳极与该第二P型半导体材料之间，或是与该电感串联于该阴极与该第一N型半导体材料之间。3.如权利要求1所述的静电放电保护电路，还包括：一PMOS晶体管，该PMOS晶体管电性耦接该电感，并与该电感串联于该阳极与该第二P型半导体材料之间，或是与该电感串联于该第一N型半导体材料与该阴极之间；以及一静电放电检测电路，该静电放电检测电路耦接该PMOS晶体管的栅极。4.如权利要求1所述的静电放电保护电路，还包括：一NMOS晶体管，该NMOS晶体管电性耦接该电感，并与该电感串联于该阳极与该第二P型半导体材料之间，或是与该电感串联于该第一N型半导体材料与该阴极之间；以及一静电放电检测电路，该静电放电检测电路耦接该NMOS晶体管的栅极5.一种结构，包括：一P型基底；一N型阱区，形成在该P型基底之中；一P型阱区，形成在该P型基底之中；一P+半导体材料，形成在该N型阱区之中；一N+半导体材料，形成在该P型阱区之中，其中该P+半导体材料、该N型阱区、该P型阱区及该N+半导体材料交错排列；以及一电感，电性耦接于该P+半导体材料与该P型阱区之间...

【专利技术属性】
技术研发人员：柯明道，林群祐，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[]