用于高速数据传输接收器的投机式时钟数据恢复电路系统技术方案

本发明专利技术涉及一种用于高速数据传输接收器的投机式时钟数据恢复电路系统，包括由采样器、分接器、鉴相器、数字低通滤波器、解码器和相位差值器构成的环路；所述数字低通滤波器包含至少一级累加器，该累加器包括两个加法器、一个多路选择器和一个D触发器；所述鉴相器输出的超前或滞后的判决结果都作为所述累加器的输入，该累加器的两个加法器分别输出当前周期的超前或滞后两种可能的累加输出值，之后根据当前周期的鉴相器的输出值，控制多路选择器选择正确的累加器输出结果，并输入D触发器。本发明专利技术的投机式时钟数据恢复电路系统可为一阶、两阶或多阶，能够有效减少时钟数据环路的延时，提高系统的稳定性，增强对于抖动的抗干扰能力。

【技术实现步骤摘要】

本专利技术属于高速数据通信集成电路的
，具体涉及一种新型投机式时钟数据恢复电路，能够应用在各类数据传输的接收器系统中。在接收器端，存在接收数据与采样时钟不同步的问题，时钟数据恢复系统通过不断调整采样时钟相位使采样时钟在数据信噪比最高的数据中心点采样，本专利技术能够降低系统环路延时，增加系统稳定性，降低误码率。
技术介绍
时钟数据恢复电路的实现结构包括基于锁相环(PLL)结构、基于延迟线环路(DLL)结构、基于相位插值器(PI)结构、基于模数转换器(ADC)结构以及过采样结构等。时钟数据恢复电路中数字电路的引入可使其具有较小的功耗和面积，较大频率追踪范围，且拥有集成度高、可移植性强的优势。图1为一种典型的采用全数字时钟数据恢复电路的高速数据传输接收端系统，该系统主要包括传输媒介100，偏置电路101，静电保护电路102，均衡器103，时钟数据恢复(CDR)环路104。传输媒介100可以包括但不限于以下一种或多种的组合：芯片封装、印制电路板、背板、连接器、各种类型的线缆等。偏置电路101用于匹配传输媒介信道阻抗，偏置电位VCM在直流耦合时可以接到固定电位或悬空，但在交流耦合时必须接固定电位。随通信速度提高，信道频宽低于数据传输速率引起数据完整性受损，均衡器103是用于补偿由此引起的信号高频部分的衰减。时钟数据恢复环路104中包括使用4相时钟的采样器105，两个2:16分接器(Demux)106(a)和106(b)，Bang-bang鉴相器107，低通滤波器108，解码器109，相位插值器110。进入时钟数据恢复环路104的数据经过半速率(Half-rate)4相时钟的采样器105后输出4路，其中包含2路数据和2路边沿信息。接下来通过两个2:16分接器106(a)和106(b)，得到原接收数据16分频后的数据和边沿信息各并行16位。数据和边沿信息进入鉴相器107按公式做亦或相减运算，公式中字母含义如图2中所示位置采样的数值，其中Jn表示第n次的判定值，Dn-1表示第n-1个数据值，Dn表示第n个数据值，En表示第n个边沿值，将16次判定值相加取和得出超前或滞后的信息2位。数据进入二阶数字低通滤波器108，经过滤波后的数据滤除了鉴相器和电源等的噪声，输出6位二进制编码表示26＝64种相位。该6位信息经过解码器109输出类温度计编码的2位象限控制码和16位象限内相位控制码。18位控制信号控制相位插值器110，使其调整输出的四相半速率时钟的相位，调整分辨率为2个码元(UI)分为64相，即1/32个码元。时钟继续送入采样器105形成了整个时钟数据恢复环路。随着对于高速通信系统的需求，数据传输速率目前已达到几个吉赫兹(GHz)或几十吉赫兹，相应的接收器中的时钟数据恢复环路104为了不降低其环路性能，其工作的频率也需要相对提高，因此产生了两个问题。第一个问题，速率提升后由于鉴相器107和数字低通滤波器108存在较为复杂的逻辑运算电路，其在时序上更难满足由于时钟周期减小而产生的建立时间不足的电路时序问题；第二个问题，是为了满足时序要求而在环路逻辑运算中插入的多级寄存器，其增加了环路延时，导致了环路稳定性下降，噪声容限变差，追踪速度变慢。这两个因素阻碍了这一结构在数据通信，特别是高速数据通信领域的广泛应用。
技术实现思路
本专利技术针对全数字时钟数据恢复电路用于高速数据通信性能降低的缺陷，提出了一种新型的投机式时钟数据恢复系统。本专利技术采用的技术方案如下：一种投机式时钟数据恢复电路系统，包括依次由采样器、分接器、鉴相器、数字低通滤波器、解码器和相位差值器构成的环路；所述数字低通滤波器包含至少一级累加器，所述累加器包括两个加法器、一个多路选择器和一个D触发器；所述鉴相器输出的超前或滞后的判决结果都作为所述累加器的输入，所述累加器的两个加法器分别输出当前周期的超前或滞后两种可能的累加输出值，之后根据当前周期的所述鉴相器的输出值，控制所述多路选择器选择正确的累加器输出结果，并输入所述D触发器。进一步地，所述累加器为一级，其为相位累加器。进一步地，所述累加器为两级，第一级为相位累加器，第二级为频率累加器；连接所述相位累加器的主通路分为加上相位增益Kp和减去相位增益Kp两种情况，两个相位加法器分别输出当前周期相位调整超前或滞后两种可能的累加输出值，之后根据当前周期的鉴相器的输出值，控制相位累加器的多路选择器选择正确的累加器输出结果进入相位累加器的D触发器；另一条连接所述频率累加器的通路分为加上频率增益Ki和减去频率增益Ki两种情况，两个频率加法器分别输出可能的两种结果，之后根据当前周期的鉴相器的输出值，控制频率累加器的多路选择器选择正确的频率累加器输出结果进入频率累加器的D触发器和相位累加器。进一步地，所述累加器为三级，第一级为相位累加器，第二级为频率累加器，第三级为频率变化率累加器。进一步地，通过增加累加器的级数实现更高阶的投机式时钟数据恢复电路系统。进一步地，所述鉴相器输出的超前或滞后的判决直接输入所述多路选择器而不作为加法器的输入，以减少一级环路延时。进一步地，控制所述多路选择器选择正确的累加器输出结果的方法是：设鉴相器计算的超前或滞后的结果为一个有符号数并用补码形式表示其值，其符号位作为多路选择器的控制信号的输入；当该符号位为正时，表示鉴相器当次计算结果为采样时钟的采样点比数据中心点超前，累加器应选择加上相应增益的值，多路选择器根据控制信号的“0”或“1”，分别选择0通路对应的输入或1通路对应的输入作为输出；同理，当符号位为负时表示鉴相器当次计算结果为采样时钟的采样点比数据中心点滞后，累加器应选择减去相应增益的值。一种高速数据传输接收器，包括上述投机式时钟数据恢复电路系统。与现有技术相比，本专利技术具有如下有益效果：本专利技术的用于高速数据传输接收器的新型投机式时钟数据恢复电路系统，可以有效的减少时钟数据环路的延时，使得整个系统更加稳定，对于抖动的抗干扰能力更强。此外，本专利技术的系统采用全数字结构有良好的移植性，可适用于不同的工艺。该系统相位追踪的精度为1/32码元间隔(UI)，一阶结构能够追踪时钟数据之间的固定相位差，二阶结构能够追踪时钟数据之间的固定频率偏差，三阶结构能够追踪时钟数据之间的固定频率变化率的偏差，且更高阶的结构也同样适用。附图说明图1为典型的采用全数字时钟数据恢复电路的高速数据传输接收端系统结构图。图2为Bang-bang鉴相器判断超前或滞后采样说明图。图3(a)为二阶全数字时钟数据恢复电路的鉴相本文档来自技高网...

【技术保护点】
一种投机式时钟数据恢复电路系统，包括依次由采样器、分接器、鉴相器、数字低通滤波器、解码器和相位差值器构成的环路，其特征在于，所述数字低通滤波器包含至少一级累加器，所述累加器包括两个加法器、一个多路选择器和一个D触发器；所述鉴相器输出的超前或滞后的判决结果都作为所述累加器的输入，所述累加器的两个加法器分别输出当前周期的超前或滞后两种可能的累加输出值，之后根据当前周期的所述鉴相器的输出值，控制所述多路选择器选择正确的累加器输出结果，并输入所述D触发器。

【技术特征摘要】
1.一种投机式时钟数据恢复电路系统，包括依次由采样器、分接器、鉴相器、数字低通
滤波器、解码器和相位差值器构成的环路，其特征在于，所述数字低通滤波器包含至少一级
累加器，所述累加器包括两个加法器、一个多路选择器和一个D触发器；所述鉴相器输出的
超前或滞后的判决结果都作为所述累加器的输入，所述累加器的两个加法器分别输出当前
周期的超前或滞后两种可能的累加输出值，之后根据当前周期的所述鉴相器的输出值，控
制所述多路选择器选择正确的累加器输出结果，并输入所述D触发器。
2.如权利要求1所述的系统，其特征在于，所述累加器为一级，其为相位累加器。
3.如权利要求1所述的系统，其特征在于：所述累加器为两级，第一级为相位累加器，第
二级为频率累加器；连接所述相位累加器的主通路分为加上相位增益Kp和减去相位增益Kp两种情况，两个相位加法器分别输出当前周期相位调整超前或滞后两种可能的累加输出
值，之后根据当前周期的鉴相器的输出值，控制相位累加器的多路选择器选择正确的累加
器输出结果进入相位累加器的D触发器；另一条连接所述频率累加器的通路分为加上频率
增益Ki和减去频率增益Ki两种情况，两个频率加法器分别输出可能的两种结果，之后根据当
前周期的鉴相器的输出值，控制频率累加器的多路选择器选择正确的频率累加...

【专利技术属性】
技术研发人员：盖伟新，赵彤，
申请(专利权)人：北京大学天津滨海新一代信息技术研究院，
类型：发明
国别省市：天津;12