非整数Ｎ型锁相回路制造技术

本发明专利技术涉及一种非整数Ｎ型锁相回路，其包括相位检测器（ＰＤ）、压控振荡器（ＶＣＯ）、分频器（ＦＤ）以及倍频器，其中该倍频器具有一带分数形式的倍频系数。相位检测器比较一参考电压以及分频器输出的分频信号之间的相位差，压控振荡器依据此相位差以产生一输出频率，倍频器再对输出频率进行倍频以产生一倍频信号。倍频器包括第二锁相回路，因而产生第二回路。分频器对倍频信号进行分频以产生分频信号。相位检测器比较分频信号和参考频率来判断相位差。

Non integer N phase locked loop

The invention relates to a non integer type N phase locked loop, which includes a phase detector (PD), a voltage controlled oscillator (VCO), frequency divider (FD) and frequency multiplier, the multiplier coefficient with fraction form. The phase between the phase detector compares a reference voltage and frequency divider output signal, a voltage controlled oscillator based on the phase difference to generate an output frequency multiplier of the output frequency of frequency to generate a frequency signal. The frequency doubler comprises a second phase-locked loop, resulting in a second loop. The frequency divider divides the frequency doubling signal to produce a frequency division signal. The phase detector compares the frequency division signal with the reference frequency to determine the phase difference.

【技术实现步骤摘要】

本专利技术涉及一种锁相回路，特别是关于一种巢状非整数N型的锁相回路。
技术介绍
锁相回路(phase-locked loop, PLL)是一种控制电路，其使用负反馈(negative feedback)使得输出频率的相位锁定于一参考频率。锁相回路广泛地使用于各种应用上， 例如用来合成一个稳定的频率或从通讯频道中回复撷取信号。锁相回路的输出频率和参考频率的比率可以是一个整数，或是一个整数加一个分数的带分数，前者通常称为整数N型锁相回路/合成器(integer-N PLL/synthesizer)，而后者通常称为非整数N型锁相回路/ 合成器(fractional-N PLL/synthesizer) 0而在各种类型的非整数N型合成器中，具有三角积分(Δ- Σ )调制器(delta sigma modulator, SDM)的三角积分合成器(delta-sigma synthesizer)经常被使用。然而，三角积分调制器所产生的量化误差(quantization noise)会导致输出时钟抖动(clock jitter)的现象。为了减缓时钟抖动，就会使用具有大量电容(例如超过若千个皮法本文档来自技高网...

【技术保护点】
１．一种非整数Ｎ型锁相回路，包含：一第一相位检测器，用以比较一第一相位差，以产生一第一误差信号来表示该第一相位差；一第一压控振荡器，其根据该第一误差信号以产生一输出频率；一倍频器，其对该输出频率进行倍频，以产生一倍频信号，该倍频器包含一第二锁相回路，因而形成一第二回路；及一第一分频器，其对该倍频信号进行分频，以产生一第一分频信号，其中，通过该第一相位检测器将该第一分频信号与一参考频率比较，以决定该第一相位差；其中，该第一相位检测器、该第一压控振荡器、该倍频器以及该第一分频器形成一第一回路。

【技术特征摘要】

【专利技术属性】
技术研发人员：郭俊诚，
申请(专利权)人：奇景光电股份有限公司，
类型：发明
国别省市：71[]