一种栓锁器包含：一放大电路，用来在一第一状态接收一第一偏压电流，以放大一输入信号并产生一放大信号；一栓锁单元，用来栓锁该放大信号，并在一第二状态接收一第二偏压电流，以输出该放大信号；以及一偏压电路，用来提供该第一偏压电流至该放大电路，以及提供该第二偏压电流至该栓锁单元，该偏压电路包含有：一第一偏压模块，用来在该第一状态时提供一第三偏压电流至该放大电路；以及一第二偏压模块，用来在该第一状态提供一第四偏压电流至该放大电路；其中，该第一偏压电流等于该第三偏压电流与该第四偏压电流之和。
【技术实现步骤摘要】
本专利技术涉及一种栓锁器，特别涉及一种可高频运作的栓锁器。
技术介绍
在集成电路之中，经常需要使用到不同频率的时钟信号，以进行不同的操作;因此,锁相环(phase locked loop)/频率合成器(synthes izer)是广泛 地为业界所使用，以产生不同频率的时钟信号。如业界所现有，锁相环/频率合成器具有一分频器(divider),以将其内部的压控震荡器所产生的信号加以分频，如此便能通过分频器的反馈机制， 使得锁相环的输出端能够产生所须频率的信号。一般来说，分频器通常是利用D型触发器(D-type flip flop)实现的。 在此请参阅图1，图1为现有除数为2的分频器100的示意图。如图1所示， 分频器IOO是以一D型触发器200实现的，其中，D型触发器200的反向输 出端Q，与输入端D相互耦接；如此一来，输出端Q所输出的信号与时钟输 入端所输入的时钟信号CK便可如图1所示，彼此之间具有一个倍数为2的关 系。由于D型触发器的原理与运作已为业界所现有，故不另赘述于此。此外，由于分频器往往必须操作在高频，因此在实作上，D型触发器经 常采用电流模式逻辑(current mode logic, CML)的电路来实现，其系由两个 栓锁器组成，而其相关原理与现有电路结构请参考Behzad Razavi的著作RF Microelectronics ( ISBN: 0-13-887571-5 )中第290页的说明，故在此便不 另赘述。然而，若要达成前述分频器100的功能，仅须将前述D型触发器内部的 两栓锁器的输入输出端相互串接，以构成如图l所示，由输出端Q反馈至输 入端D的反馈回路。如前所述，比起一般的标准组件来说，虽然前述电流模 式的D型触发器更适用于高频操作上，但仍然有其限制。举例来说，当电路设计者必须设计一个除4的分频器时，最简单的做法便是将两级除2的分频器(亦即串接两级D型触发器)串接在一起。但若要将一个除4的分频器搡作于高频，常见的解决方式就是将D型触发器内部负载(可能为电阻或主动组件)变小，如此便可使整体的RC常数更小。但是，同时也必须提供更大的偏压电流，如此才能提供足够的信号振幅，以供下一级串接的D型触发器使用。而加大偏压电流的操作会遭遇到几个问题首先，第一种做法是将电流变大，但不调整偏压模块内部晶体管的长宽 比(W/L ratio),但是这样的做法会使偏压电流源(一般为电流镜电路)的栅漏 极电压Vds更小，甚至可能会导致偏压电流源进入三极管区(triode region)， 以至于电流无法再增加，并且也使得操作频率无法再增加。而第二种做法是将电流变大，并且随之调整内部晶体管的长宽比；然而， 这样的做法会使得从内部晶体管栅极端看进去的寄生电容变大；对于下一级 串接的D型触发器来说，其所增加的寄生电容将会是前级D型触发器的负载。 换言之，下一级D型触发器所增加的寄生电容，会造成前级D型触发器的RC 延迟增加，进而限制了整体电路的最高操作频率。
技术实现思路
因此本专利技术的主要目的之一在于提供一种可以高频运作的栓锁器，以解 决现有技术中的问题。根据本专利技术的一实施例，提供一种栓锁器(latch),其包含有 一放大电 路，用来在一第一状态接收一第一偏压电流，以放大一输入信号并产生一放 大信号； 一栓锁单元，耦接至该放大电路，用来栓锁该放大信号，并在一第 二状态接收一第二偏压电流，以输出该放大信号；以及一偏压电路，耦接至 该放大电路与该栓锁单元，用来在该第一状态提供该第一偏压电流至该放大 电路，以及在该第二状态提供该第二偏压电流至该栓锁单元，该偏压电路包 含有 一第一偏压模块，耦接至该放大电路，用来在该第一状态时提供一第 三偏压电流至该放大电路；以及一第二偏压模块，耦接至该放大电路，用来 在该第一状态提供一第四偏压电流至该放大电路；其中，该第一偏压电流与 该第三偏压电流与该第四偏压电流之和相等。本专利技术栓锁器无须藉由调整晶体管的长宽比或是增加晶体管的栅源极电 压差，来增加其偏压电流；因此，本专利技术栓锁器可以避免现有的寄生电容问 题，以进而操作在更高频的环境中。附图说明图1为现有除数为2的分频器的示意图。 图2为本专利技术栓锁器的第一实施例的示意图。 图3为控制时钟CK与反向控制时钟CKN的示意图。 图4为本专利技术栓锁器的第二实施例的示意图。 图5为本专利技术栓锁器的第三实施例的示意图。 图6为本专利技术栓锁器的第四实施例的示意图。 附图符号说明编号100分频器400、500、600、700栓锁器410、510、60>710前置放大电路420、520、620、720栓锁单元430、530、630、730偏压电路431、432、531、532、631、 632 偏压电640、650、740、750交流耦合电路731、732可变电流源。具体实施例方式以下参考图式详细说明本专利技术。在此请参阅图2，图2为本专利技术栓锁器400的第一实施例的示意图。如 图2所示，栓锁器400包含有一前置放大电路(preamplifier) 410， 一栓锁单 元420，以及一偏压电路430。在此请注意，前置放大电路410与栓锁单元 420分别与前述的前置放大电路(pre-amplifier) 211与栓锁单元212具有相同的功能与操作，故在此并不另赘述其详细运作。举例来说，栓锁单元420系由两个交错耦接(cross-co卯led)的晶体管 M5、 M6组成；由于晶体管M5、 M6的栅极分别耦接至彼此的漏极，因此反向的信号Von、 Vop便可用来控制晶体管M5、 M6的导通状态，进而维持住本身 的电压电平。在此请注意，本专利技术栓锁器400的偏压电路430与现有的偏压电路有所 不同。在本实施例中，偏压电路430包含有四个晶体管Ml-M4 ;其中，晶体 管M2、 M3的栅极系耦接至一共模电压V。M,而晶体管M1、 M4的栅极分别耦接 至控制时钟CK与反向控制时钟CKN。在此请参阅图3,图3为控制时钟CK与 反向控制时钟CKN的示意图。。此外，晶体管M1、 M2可视为一差动电路(或可视为一子偏压模块)，其源 极皆接至一偏压电流源431，而晶体管M1的漏极耦接至前置放大电路410, 晶体管M2的漏极则耦接至外部电压源V,)D。另一方面，晶体管M3、 M4可视为另一差动电路(或可视为另一子偏压模 块)，其源极皆接至一偏压电流源432,而晶体管M3的漏极耦接至前置放大 电路410,晶体管M4的漏极则耦接至栓锁单元420。此外，为了使电路运作正确，控制时钟CK、反向控制时钟CKN、与共模 电压V^的电压值必须进行适当的设定；在本实施例中，控制时钟CK处于高 逻辑电平时(譬如正缘时)，其电压值较共模电压Vt.w为高；此外，控制时钟CK 处于低逻辑电平时(譬如负缘时)，其电压值较共模电压^为低。举例来说， 控制时钟CK的高逻辑电平可对应实际电压值3. 5V，共模电压V^可对应地电 位O,控制时钟CL的低逻辑电平可对应实际电压值-3. 5V。然而，前述的电 压值3. 5V、 0V、 -3. 5V仅作为一实例以方便说明，而非本专利技术的限制。而栓锁器400的整体操作便如以下所述首先，当控制时钟CK处于正缘(高逻辑电平)时，对于晶体管M1、 M2所压V(:M,因此，偏压电本文档来自技高网...
【技术保护点】
一种栓锁器，其包含有： 一输入电路，用来接收一输入信号，并依据该输入信号及一输入参考电流产生一输出信号； 一输出电路，耦接该输入电路，用来接收该输出信号，并依据一输出参考电流输出该输出信号；以及 一电流产生电路，耦接至该输入电路与该输出电路，用来依据一时钟信号以产生该输入参考电流至该输入电路，以及产生该输出参考电流至该输出电路，该电流产生电路包含： 一第一电流产生单元，用来在该时钟信号的值为一第一逻辑电平时提供一第一电流至该输入电路，该第一电流为该输入参考电流的一部分；以及 一第二电流产生单元，用来当该时钟信号的值为该第一逻辑电平时提供一第二电流至该输入电路，该第二电流是该输入参考电流的一部分，以及该第二电流产生单元在该时钟信号为一第二逻辑电平时提供该第二电流至该输出电路，且该第二电流为该输出参考电流的全部或一部分。
【技术特征摘要】
【专利技术属性】
技术研发人员：邱伟茗，陈家源，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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