本发明专利技术提供一种用于中央处理单元的高速缓冲存储器模块，其具有与存储器耦合的高速缓冲存储器控制单元以及与所述控制单元及所述存储器耦合的高速缓存存储器，其中所述高速缓存存储器具有多个高速缓冲存储器线，每一高速缓冲存储器线具有用于存储待顺序发布的指令的存储区域及相关联控制位，其中所述多个高速缓冲存储器线中的至少一个高速缓冲存储器线具有至少一个分支跟踪控制位，所述分支跟踪控制位在被设定时提供在预定义分支指令已被发布的情况下对所述高速缓冲存储器线的自动锁定功能。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种用于微处理器或微控制器的可配置高速缓冲存储器。
技术介绍
管线式微处理器结构的瓶颈是存储器系统的高存取时间。用以解决此问题的典型方 法使用大型高速缓冲存储器且在初始高存储器存取时间之后每时钟传输多个数据字。小 型微控制器设计受限于可位于芯片上的高速缓冲存储器的量，且其不能支持大尺寸的高 等待时间但高处理量的窄存储器。因此，需要一种用于微控制器或微处理器的可配置高 速缓冲存储器。
技术实现思路
根据一实施例， 一种用于中央处理单元的高速缓冲存储器模块可具有与存储器耦合 的高速缓冲存储器控制单元以及与所述控制单元及所述存储器耦合的高速缓存存储器， 其中所述高速缓存存储器具有多个高速缓冲存储器线，每一高速缓冲存储器线具有用于 存储待顺序发布的指令的存储区域及相关联控制位，其中所述多个高速缓冲存储器线中 的至少一个高速缓冲存储器线具有至少一个分支跟踪控制位，所述分支跟踪控制位在被 设定时提供在预定义分支指令已被发布的情况下对所述高速缓冲存储器线的自动锁定 功能。根据进一步实施例，至少一个高速缓冲存储器线可进一步包含用于手动或自动锁定 所述高速缓冲存储器线的锁定控制位。根据进一步实施例，每一高速缓冲存储器线可进 一步包含用于指示所述高速缓冲存储器线的有效性的相关联控制位。根据进一步实施 例，每一高速缓冲存储器线可进一步包含用于指示所述高速缓冲存储器线是用作指令高速缓冲存储器线还是数据高速缓冲存储器线的相关联控制位。根据进一步实施例，每一 高速缓冲存储器线可进一步包含与地址请求进行比较的相关联地址标记位字段、用于存 储所使用屏蔽的相关联屏蔽位字段以及用于根据所述屏蔽位字段对所述高速缓冲存储 器线的所述相关联地址标记的位进行屏蔽的屏蔽单元。根据进一步实施例，所述高速缓 冲存储器模块可进一步包含与所述存储器及所述高速缓存存储器耦合的预取单元，其中 所述预取单元经设计以将来自所述存储器的指令加载到另一高速缓冲存储器线中，其中 所述指令相继于当前从所述高速缓冲存储器线发布的指令。根据进一步实施例，所述预 取单元可控制以被启用或停用。根据进一步实施例，可使用最近最少使用的算法来确定 哪个高速缓冲存储器线将被盖写。根据又一实施例， 一种操作用于中央处理单元的高速缓冲存储器的方法可包含以下 步骤将多个顺序指令存储在所述高速缓冲存储器的高速缓冲存储器线内；设定用于所 述高速缓冲存储器线的分支跟踪功能；以及执行从所述高速缓冲存储器线提取的指令， 其中所述高速缓冲存储器线在调用子例程后即被自动锁定。根据进一步实施例，如果调用子例程的指令是所述高速缓冲存储器线中的最后一个 指令，那么可不执行所述自动锁定所述高速缓冲存储器线的步骤。根据进一步实施例， 所述方法可进一步包含在从所述子例程返回后即复位对所述高速缓冲存储器线的锁定 的步骤。根据进一步实施例，可在执行所述高速缓冲存储器线中所含有的指令后即调用 所述子例程。根据进一步实施例，可通过中断调用所述子例程。根据再一实施例， 一种操作用于中央处理单元的高速缓冲存储器的方法可包含以下步骤提供多个高速缓冲存储器线，其每一者具有用于存储指令或数据的存储区域及用 于控制每一高速缓冲存储器线的功能的多个控制位；将多个顺序指令存储在所述多个高 速缓冲存储器线中的一高速缓冲存储器线内；以及在设定所述高速缓冲存储器线中的所 述多个控制位中的分支跟踪功能位后，当在执行存储于所述高速缓冲存储器线中的指令 期间调用子例程时自动锁定所述高速缓冲存储器线。根据进一步实施例，所述方法可进一步包含在从所述子例程返回后即复位用于所述 高速缓冲存储器线的所述分支跟踪功能的步骤。根据进一步实施例，所述方法可进一步 包含借助于所述多个控制位中的锁定控制位而提供高速缓冲存储器线的手动锁定功能 的步骤。根据进一步实施例，所述方法可进一步包含借助于所述多个控制位中的类型控 制位而提供指示高速缓冲存储器线是用于存储指令还是数据的类型功能的步骤。根据进 一步实施例，所述方法可进一步包含借助于所述多个控制位中的有效性控制位而提供高 速缓冲存储器线的指示高速缓冲存储器线中的存储内容的有效性的有效性功能的步骤。根据进一步实施例，所述方法可进一步包含为每一高速缓冲存储器线提供用于对相关联 地址标记字段的位进行屏蔽的多个位的步骤。根据进一步实施例，所述方法可进一步包 含以下步骤在执行存储于高速缓冲存储器线中的指令后即起始对存储于存储器中的相 继于存储在所述高速缓冲存储器线中的指令的指令的预取。根据进一步实施例，可将所 述所预取指令存储在通过最近最少使用的算法确定的高速缓冲存储器线中。根据进一步 实施例，所述方法可进一步包含将含有指令回路的指令流存储在至少一个高速缓冲存储 器线中且锁定所述髙速缓冲存储器线以免其被盖写的步骤。根据进一步实施例，所述方 法可进一步包含将顺序指令存储在多个高速缓冲存储器线中且锁定含有形成指令回路 的指令的所有高速缓冲存储器线的步骤。 附图说明可通过参看结合附图所作的以下描述来获得对本专利技术的较完整理解，其中图1说明可配置高速缓冲存储器的第一实施例。图2说明根据图1的实施例的高速缓存存储器区段的细节。图3说明可配置高速缓冲存储器的第二实施例。图4说明根据图3的实施例的高速缓存存储器的高速缓冲存储器线的细节。图5说明用于控制高速缓冲存储器的实施例的功能的示范性寄存器。图6说明根据所述实施例中的一者的映射高速缓冲存储器线的内容的其它寄存器。图7说明用于产生特定信号的某种逻辑电路。图8说明展示简化高速缓冲存储器存取过程的流程图。尽管本专利技术允许各种修改及替代形式，但已在附图中展示并在本文中详细描述其特 定实例性实施例。然而，应了解，本文中对特定实例性实施例的描述并不希望将本专利技术限于本文所揭示的特定形式，而是相反地，本专利技术将涵盖如由所附权利要求书所界定的所有修改及等效物。具体实施例方式标准微控制器单元(MCU)通常包含8位或16位微处理器核心。32位核心仅最近 才进入MCU界。所有这些核心通常均不具有高速缓冲存储器。仅复杂的高端32位微控 制器可具有高速缓冲存储器。这是因为对于MCU来说，高速缓冲存储器为较大且昂贵 的。所揭示的实施例提供中间立场的小型可配置高速缓冲存储器，其可在运作中配置且 可充当预取及分支跟踪缓冲器，同时提供用于MCU应用的最佳高速缓冲存储器深度。根据一实施例，高速缓冲存储器可经设计为可配置以非常灵活地操作。举例来说，7其可经编程以严格地作为高速缓冲存储器来操作，这对于小型回路优化为有用的。为此， 可手动锁定包含回路的相应高速缓冲存储器线。其还可贡献特定数目的高速缓冲存储器 线(例如，多达用于链接分支历史存储的线的一半)，此可加速函数调用返回。最后， 其可经配置以在从高速缓冲存储器线发布第一指令时将顺序程序信息预取到最近最少 使用的高速缓冲存储器线中。通过以两倍于微处理器可使用程序指令的速率来预取程序 指令，存储器系统提供可用带宽以在不使程序指令流停止的情况下提取程序数据。实际 上，并非所有程序数据提取均为透明的。根据不同实施例的高速缓冲存储器设计方法提 供用以通过给出与高等待时间但高处理量的宽存储器组合的低等待时间高速缓冲存储 器的特征平衡来改进性能的机制。根据一实施例，高速缓冲存本文档来自技高网...
【技术保护点】
一种用于中央处理单元的高速缓冲存储器模块，其包含： 与存储器耦合的高速缓冲存储器控制单元， 与所述控制单元及所述存储器耦合的高速缓存存储器，其中所述高速缓存存储器包含多个高速缓冲存储器线，每一高速缓冲存储器线包含用于存储待顺序发 布的指令的存储区域及相关联控制位，其中所述多个高速缓冲存储器线中的至少一个高速缓冲存储器线包含至少一个分支跟踪控制位，所述分支跟踪控制位在被设定时提供在预定义分支指令已被发布的情况下对所述高速缓冲存储器线的自动锁定功能。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：罗德尼J佩萨文托，格雷格D拉赫蒂，约瑟夫W特里斯，
申请(专利权)人：密克罗奇普技术公司，
类型：发明
国别省市：US[美国]
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