本发明专利技术提供一种用于中央处理单元的高速缓冲存储器模块，其具有带有用于存储器的接口的高速缓冲存储器控制单元、与所述控制单元耦合的高速缓存存储器，其中所述高速缓存存储器具有多个高速缓冲存储器线，所述多个高速缓冲存储器线中的至少一个高速缓冲存储器线具有地址标记位字段及用于存储指令或数据的相关联存储区域，其中所述地址标记位字段为可读及可写的，且其中所述高速缓冲存储器控制单元可操作以在检测到地址已被写入到所述地址标记位字段后即刻起始其中将来自所述存储器的指令或数据从所述地址加载到所述至少一个高速缓冲存储器线中的预加载功能。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种用于微处理器或微控制器的可配置高速缓冲存储器。
技术介绍
管线式微处理器结构的瓶颈是存储器系统的高存取时间。用以解决此问题的典型方 法使用大型高速缓冲存储器且在初始高存储器存取时间之后每时钟传输多个数据字。小 型微控制器设计受限于可位于芯片上的高速缓冲存储器的量，且其不能支持大尺寸的高 等待时间但高处理量的窄存储器。因此，需要一种用于微控制器或微处理器的可配置高 速缓冲存储器。
技术实现思路
根据一实施例， 一种用于中央处理单元的高速缓冲存储器模块可包含包括用于存储 器的接口的高速缓冲存储器控制单元、与所述控制单元耦合的高速缓存存储器，其中所 述高速缓存存储器包含多个高速缓冲存储器线，所述多个高速缓冲存储器线中的至少一 个高速缓冲存储器线包含地址标记位字段及用于存储指令或数据的相关联存储区域，其 中所述地址标记位字段为可读及可写的，且其中所述高速缓冲存储器控制单元可操作以 在检测到已将地址写入到地址标记位字段后即起始预加载功能，其中将来自存储器的指 令或数据从所述地址加载到所述至少一个高速缓冲存储器线中。根据进一步实施例，所述高速缓冲存储器模块还可包含用于通过至少一个相关联寄 存器存取高速缓冲存储器线的索引寄存器。根据进一步实施例，所述高速缓冲存储器模 块还可包含针对读取及写入存取而映射地址标记字段的寄存器。根据进一步实施例，所 述至少一个高速缓冲存储器线进一步可包含用于锁定所述至少一个高速缓冲存储器线以免其被盖写的锁定位。根据进一步实施例，所述至少一个高速缓冲存储器线进一步可 包含至少一个控制位字段，其中所述控制位字段与地址标记位字段耦合以屏蔽地址标记 位字段中预定义数目的位。根据进一步实施例，至少一个另外高速缓冲存储器线可包含 用于自动锁定所述至少一个另外高速缓冲存储器线的至少一个分支跟踪位，其中在所述 分支跟踪位被设定的情况下，所述锁定位在相关联存储区域中的预定义指令已被发布的 情况下被自动设定。根据进一步实施例，每一高速缓冲存储器线进一步可包含用于指示 相关联高速缓冲存储器线的有效性的有效性控制位。根据进一步实施例，每一高速缓冲 存储器线进一步可包含用于指示所述高速缓冲存储器线是用作指令高速缓冲存储器线 还是用作数据高速缓冲存储器线的类型控制位。根据进一步实施例，高速缓冲存储器模 块可进一步包含与所述存储器及所述高速缓存存储器耦合的预取单元，其中所述预取单 元经设计以当来自先前已加载有指令的一个高速缓冲存储器线的指令被发布时将来自 存储器的指令自动加载到另一高速缓冲存储器线中。根据进一步实施例，所述预取单元 可控制成被启用或停用。根据进一步实施例，最近最少使用的算法可用以确定哪个高速 缓冲存储器线将被盖写。根据另一实施例， 一种操作具有用于存储指令或数据的多个高速缓冲存储器线且每 一高速缓冲存储器线具有地址标记位字段的高速缓冲存储器的方法可包含以下步骤提 供用于存储在存储器中的指令序列的地址；以及将所述地址写入到高速缓冲存储器线的 地址标记位字段中，随之执行在所述地址下对存储器的存取以将在所述地址下存储于存 储器中的指令或数据加载到高速缓冲存储器线中。根据进一步实施例，所述方法可进一步包含在执行写入步骤之前选择高速缓冲存储 器线的步骤。根据进一步实施例，可通过将用于所述高速缓冲存储器线的索引加载到索 引寄存器中来执行所述选择步骤。根据进一步实施例，可通过将地址写入到映射至高速 缓冲存储器线的寄存器中来执行所述写入地址的步骤。根据进一步实施例，所述方法可 进一步包含当来自先前已加载有指令的一个高速缓冲存储器线的指令被发布时将来自 存储器的指令自动加载到另一高速缓冲存储器线中的步骤。根据又一实施例， 一种操作具有中央处理单元(CPU)(其与具有用于存储指令或 数据的多个高速缓冲存储器线且每一高速缓冲存储器线具有地址标记位字段的高速缓 冲存储器耦合)的系统的方法可包含以下步骤在所述CPU中执行指令，所述指令将 地址写入到高速缓冲存储器线的地址标记位字段中；检测所述地址标记位字段已被盖 写；以及随之在所述地址下存取存储器且将在所述地址下存储于存储器中的指令或数据 加载到高速缓冲存储器线中。6根据进一步实施例，所述方法可进一步包含在执行写入步骤之前选择高速缓冲存储 器线的步骤。根据进一步实施例，可通过将用于所述高速缓冲存储器线的索引加载到索 引寄存器中来执行所述选择步骤。根据进一步实施例，可通过将地址写入到映射至所述 高速缓冲存储器线的寄存器中来执行所述写入地址的步骤。根据进一步实施例，所述方 法可进一步包含当来自先前已加载有指令的一个高速缓冲存储器线的指令被发布时将 来自存储器的指令自动加载到另一高速缓冲存储器线中的步骤。根据又一实施例， 一种用于中央处理单元的高速缓冲存储器模块可包含包括用于存 储器的接口的高速缓冲存储器控制单元以及与所述控制单元耦合的高速缓存存储器，其 中所述髙速缓存存储器包含多个高速缓冲存储器线，其中所述高速缓存存储器可编程以 指派用以高速缓存指令的第一组高速缓冲存储器线及用以高速缓存数据的第二组高速 缓冲存储器线，且其中所述高速缓冲存储器控制单元包含可编程功能，所述可编程功能 在从所述第一组高速缓冲存储器线执行指令时迫使数据高速缓存到所述第二组高速缓 冲存储器线中。根据又一实施例， 一种用于中央处理单元的高速缓冲存储器模块可包含包括用于存 储器的接口及可编程控制寄存器的高速缓冲存储器控制单元，以及与所述控制单元耦合 的高速缓存存储器，其中所述高速缓存存储器包含多个高速缓冲存储器线，其中所述高 速缓存存储器包含用以高速缓存指令的第一组高速缓冲存储器线及用以高速缓存数据 的第二组高速缓冲存储器线，且其中高速缓冲存储器控制单元可操作以在控制寄存器中 的至少一个位被设定时迫使数据高速缓存到第二组高速缓冲存储器线中。 附图说明可通过参看结合附图所作的以下描述来获得对本专利技术的较完整理解，其中 图1说明可配置高速缓冲存储器的第一实施例。 图2说明根据图1的实施例的高速缓存存储器区段的细节。 图3说明可配置高速缓冲存储器的第二实施例。图4说明根据图3的实施例的高速缓存存储器的高速缓冲存储器线的细节。图5说明用于控制高速缓冲存储器的实施例的功能的示范性寄存器。图6说明根据所述实施例中的一者的映射高速缓冲存储器线的内容的其它寄存器。图7说明用于产生特定信号的某种逻辑电路。图8说明展示简化高速缓冲存储器存取过程的流程图。尽管本专利技术允许各种修改及替代形式，但已在附图中展示并在本文中详细描述其特定实例性实施例。然而，应了解，本文中对特定实例性实施例的描述并不希望将本专利技术 限于本文所揭示的特定形式，而是相反地，本专利技术将涵盖如由所附权利要求书所界定的 所有修改及等效物。 具体实施例方式标准微控制器单元(MCU)通常包含8位或16位微处理器核心。32位核心仅最近 才进入MCU界。所有这些核心通常均不具有高速缓冲存储器。仅复杂的高端32位微控 制器可具有高速缓冲存储器。这是因为对于MCU来说，高速缓冲存储器为较大且昂贵 的。所揭示的实施例提供中间立场的小型可配置高速缓冲存储器，其可在运作中配置且 可充当预取及分支跟踪缓冲器，同时提供用于MCU应用的最佳高速缓冲存储器深度。根据一实施本文档来自技高网...
【技术保护点】
一种用于中央处理单元的高速缓冲存储器模块，其包含： 包含用于存储器的接口的高速缓冲存储器控制单元， 与所述控制单元耦合的高速缓存存储器，其中所述高速缓存存储器包含多个高速缓冲存储器线，所述多个高速缓冲存储器线中的至少一个高速缓冲 存储器线包含地址标记位字段及用于存储指令或数据的相关联存储区域，其中所述地址标记位字段为可读及可写的，且其中所述高速缓冲存储器控制单元可操作以在检测到地址已被写入到所述地址标记位字段后即刻起始其中将来自所述存储器的指令或数据从所述地址加载到所述至少一个高速缓冲存储器线中的预加载功能。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：罗德尼J佩萨文托，格雷格D拉赫蒂，约瑟夫W特里斯，
申请(专利权)人：密克罗奇普技术公司，
类型：发明
国别省市：US[美国]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。