高速缓冲存储器控制装置及流水线控制方法制造方法及图纸

一种高速缓冲存储器控制装置以及流水线控制方法。作为缓解用于例如多核系统中的高速缓冲存储器访问的流水线的拥塞的目的，高速缓冲存储器控制装置具有：判定部，其判定例如从各个核心提供的命令是其执行时对高速缓冲存储器进行访问的命令，还是不进行访问的命令；以及路径切换部，其用于将判定为进行访问的命令投入到流水线处理，将判定为不进行访问的命令直接输出到外部，而不将其投入到流水线处理。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及计算机系统的高速缓冲存储器控制方式，进一步涉及在应用了流水线处理方式的高速缓冲存储器的控制装置中有效避免流水线拥塞的高速缓冲存储器控制装置以及流水线控制方法。
技术介绍
一直以来，高速缓冲存储器应用于计算机系统中。其使用目的在于，例如预测到由中央处理装置(CPU)所使用的数据很快被再次使用的情况，将该数据保存在高速缓冲存储器中，使得能够高速地访问该数据，由此，克服主存储装置的访问速度的限制。但是，存在下述问题点，即近年来，计算机系统成为多核系统(MllltiCore System),而且流水线处理方式用作高速缓冲存储器的访问方式，流水线的拥塞加重，需要对该拥塞进行缓解的对策。图1是多核系统中的流水线控制方式的以往示例的说明图。在该图中，MI (Moveln，移入)-PORT (端口)是存储例如作为从多核系统的各个核心发送的新请求的命令的端口。针对存储在该端口的命令，在PR(Priority,优先级)1的阶段(Stage)中，判定从各个核心输出的命令之间的优先级。接着，在PR 2的阶段中，在其它的端口即MO(Move Out，移出)-PORT、 SC-PORT之间判定命令的优先级，从优先级高的命令开始，将命令投入到用于对高速缓冲存储器的进行访问处理的流水线的阶段，即依次投入到XP0至XP6，经过该流水线的命令作为对系统控制器的请求SC-REQ，输出到CPU的外部接口部，其中，该MO-PORT存储从核心到高速缓冲侧的响应和来自核心的移出数据，该SC-PORT存储从系统控制器(SC)提供的次序。在该以往示例中，在执行该命令时，需要访问高速缓冲存储器的命令当然不必多说，不需要访问高速缓冲存储器的命令例如用于对ASI (地址空间识别)寄存器进行数据的写或读的命令也经过图1的从XP 0至XP6的流水线而提供给外部接口部，因此，存在下述问题，即当在多核系统中核心的数量增加、要处理的命令的数量增加时，流水线的拥塞更加严重。在作为与这种高速缓冲存储器的控制有关的以往技术的专利文献1中，公开了下述技术，即当总线上的地址进入规定的地址范围内时，将总线切换到旁通(By Pass)路径侧，由此，可髙速地对指定为不转移到高速缓冲存储器的非高速缓冲区域的、主存储器上的区域的一部分进行访问，其中，该旁通路径将从MPU输出的地址以及数据直接供给到主存储器侧。接着，在专利文献2中，公开了下述技术，g卩检查对来自处理器的高速缓冲中不存在的存储器地址进行访问的频度的值，当该值超过阈值时对高速缓沖执行访问，当没有超过阈值时，对高速缓冲进行旁通，由此改善高速缓冲存储器的使用效率。专利文献1:日本特开平2-32436号公报"缓冲存储装置"专利文献2:日本专利第2735781号公报"高速缓冲存储器控制系统及方法"但是，即使使用这样的以往技术，也不能解决下述问题，即在核心的数量增多的多核系统中，如果在执行其命令时包含不访问高速缓冲存储器的命令在内的全部命令经过用于高速缓冲存储器访问的流水线，则流水线的拥塞更加严重。
技术实现思路
本专利技术的目的在于，使从例如构成多核系统的多个核心分别发送的命令中的、在其执行时不访问高速缓冲存储器的非高速缓冲类型的命令不经过用于高速缓冲存储器控制的流水线，而是在外部旁通，由此，缓解流水线的拥塞，实现系统性能的提高。本专利技术的高速缓冲存储器控制装置是对访问高速缓冲存储器的命令的流水线处理进行控制的装置，至少具有高速缓冲访问判定单元和路径切换单元。高速缓冲访问判定单元判定从外部例如从构成多核系统的多个核心分别提供的命令是在其执行时不对高速缓冲存储器进行访问的命令，还是进行访问的命令，路径切换单元将判定为对高速缓冲存储器进行访问的命令投入到所述流水线处理，将判定为不对高速缓冲存储器进行访问的命令直接输出到外部，而不将其投入到所述流水线处理。本专利技术的流水线控制方法是用于对高速缓冲存储器进行访问的流水线处理的控制方法，与上述的高速缓冲存储器控制装置相同，判定从外部提供的命令是在其执行时不对高速缓冲存储器进行访问的命令，还是进行访问的命令，将判定为进行访问的命令投入到流水线处理，将判定为不进行访问的命令直接输出到外部，而不将其投入到流水线处理。如上所述，根据本专利技术，仅将从例如构成多核系统的核心分别提供的命令中的、在其执行时对高速缓冲存储器进行访问的命令投入到流水线处理，将不进行访问的命令直接输出到外部，而不将其投入到流水线处理。如上所述，根据本专利技术，即使例如构成多核系统的核心的数量增多、从各个核提供的命令的总数非常多，也能够缓解用于访问高速缓冲存储器的流水线的拥塞，非常有助于提高系统性能。附图说明图1是流水线控制方式的以往示例的说明图。图2是本实施方式中的高速缓冲访问器控制装置的结构框图。图3是本实施方式中的多核系统的结构示例的整体结构框图。图4是高速缓冲部的基本结构的框图。图5是本实施方式中的流水线控制方式的说明图。图6是移入端口的数据存储示例的说明图。图7是路径切换控制部的结构示例的电路图。具体实施例方式图2是本实施方式中的高速缓冲访问器控制装置的结构框图。在该图中，高速缓冲访问器控制装置1具有高速缓冲访问判定部2以及路径切换部3。高速缓冲访问判定部2判定从外部例如构成多核系统的多个核心分别提供的命令是在其执行时不对高速缓冲存储器进行访问的命令，还是进行访问的命令。路径切换部3将判定为对高速缓冲存储器进行访问的命令投入到流水线处理，将判定为不进行访问的命令直接输出到外部，而不将其投入到流水线。图3是多核系统的结构示例的框图。在该图的系统内，设有2个中央处理装置(CPU)，这2个CPU10p CPU102经由系统控制器12与存储器11连接。系统控制器(SC) 12是对2个CPU10,、 CPU102与存储器11之间的请求和数据的交换进行控制的装置，但是例如也对未图示的外部装置进行控制。在各个CPUIO,、 CPU102的内部分别具有2个核心部15;与各个核心部15连接的高速缓冲部16;以及介于高速缓冲部16与系统控制器12之间的外部接口部17。图4是图3的高速缓冲部16的结构框图。在该图中，高速缓冲部具有3个端口即MI-PORT20、 MO-PORT21、 SC-PORT22;优先级决定部23;流水线24; TAG 25;以及移入缓冲器(MIB) 26。作为高速缓冲存储器，当然需要保存数据的数据部，但在图4中进行了省略。图4的优先级决定部23决定保存在3个端口 20、 21、 22中的请求(命令)的优先级，与该优先级对应地将来自端口 20、 21、 22的请求投入到流水线24。流水线24使用所投入的请求的地址(adrs)进行TAG 25的检索，如果高速缓冲命中(Cache Hit),则将所请求的数据返回到核心部15。另一方面，如果高速缓冲未命中(Cache Miss)，则在移入缓冲器26的内部确保要存储移入数据的区域，并向系统控制器12发送移入请求即SC-REQ。并且，针对存储在移入存储器26中的数据，由流水线24进行检索，当命中时，地址匹配信号(adrs-match)被提供给流水线24。图5是本实施方式中的流水线控制方式的说明图。在该图中，从PR200到PR3表示由图4的优先级决定部23进行的处理的阶段，在该本文档来自技高网...

【技术保护点】
一种高速缓冲存储器控制装置，其对访问高速缓冲存储器的命令的流水线处理进行控制，其特征在于，该高速缓冲存储器控制装置具有：　　　　高速缓冲访问判定单元，其判定从外部提供的命令是在其执行时对高速缓冲存储器进行访问的命令，还是不对高速缓冲存储器进行访问的命令；以及　　　　路径切换单元，其切换命令的路径，以将判定为对高速缓冲存储器进行访问的命令投入到所述流水线处理，另外，将判定为不对高速缓冲存储器进行访问的命令输出到外部，而不将其投入到所述流水线处理。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：清水野光宪，石村直也，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]