提供了能够高速执行Ｃｈｉｅｎ搜索处理的Ｃｈｉｅｎ搜索装置和Ｃｈｉｅｎ搜索方法。该Ｃｈｉｅｎ搜索装置在校正从非易失性存储器读出的数据中所包括的错误时计算错误位置，并包括：第一处理单元，其对输入数据的错误校正区域以至少一个位为单位执行错误位置的搜索处理；以及第二处理单元，其在所述输入数据的非错误校正目标区域中一次处理多个位。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及，更特别地，涉及能够使Chien搜索 以更高的速度执行的。
技术介绍
近来，广泛已知根据所保持的电荷量存储信息的诸如闪速存储器的半导体存储器 件。还开发了通过设定电荷量的多个阈值而存储两位或更多位信息的多值存储技术。在半导体存储器件中，随着时间的流逝，电荷被放电，由此，如果电荷的放电超过 阈值，在读出信息时会发生错误。特别地，多值型存储器件通常具有在阈值之间的窄间隔， 这导致错误发生的可能性增大。日本专利申请公开2007-87464公开了一种使用这样的半导体存储器件的存储装 置，该半导体存储器件包括用于正确地恢复不正确信息的错误校正机构。通常使用BCH码或RS (Reed-Solomon)码作为错误校正码，用于在错误校正机构中 校正错误。在使用BCH码或RS码的解码过程中，需要计算错误定位器。为了计算错误定位 器，通常使用Chien搜索方法。然而，常规的Chien搜索电路在已知没有错误的区域中处理每一个位。因此，当码 长度大时，执行Chien搜索要花费很长时间。鉴于以上问题，实现了本专利技术，并且本专利技术的一个目的是提供能够提高执行Chien 搜索过程的速度的。
技术实现思路
为了解决这些问题并实现上述目的，根据本专利技术的一方面的在校正从非易失性存 储器读出的数据中所包括的错误时计算错误位置的Chien搜索装置包括第一处理单元， 其对输入数据的错误校正区域至少以一个位为单位执行错误位置的搜索处理；以及第二处 理单元，其在所述输入数据的非错误校正目标区域中一次处理多个位。根据本专利技术的另一方面的在校正从非易失性存储器读出的数据中所包括的错误 时计算错误位置的Chien搜索方法包括对输入数据的错误校正区域至少以一个位为单位 执行错误位置的搜索处理；以及在所述输入数据的非错误校正目标区域中一次处理多个 位。附图说明图1是固态驱动器(SSD)的配置实例的框图；图2是在NAND存储器芯片中包括的一个块的配置实例的电路图；图3是向NAND存储器中写入的数据配置实例；图4-1是在图3中的第一错误校正处理结果的实例；图4-2是第一错误校正处理结果的实例；图5-1是第二错误校正解码单元的配置实例；图5-2是用于解释第二错误校正解码单元的概要的流程图；图6是校正子计算器的电路配置实例；图7是第二错误校正处理的数据的配置实例；图8是错误定位器计算以及错误校正单元的错误校正单元和Chien搜索电路的配 置图；图9-1是X α电路(乘以α倍的电路)的配置图；图9-2是X α "32电路(乘以α "32倍的电路)的配置图；图9-3是X α "111电路(乘以α ~111倍的电路)的配置图；图9-4是X α ~2电路(乘以α ~2倍的电路)的配置图；图9-5是X α "64电路(乘以α "64倍的电路)的配置图；图9-6是X α "222电路(乘以α "222倍的电路)的配置图；图10是电路选择单元的配置实例；以及图11是用于解释电路选择单元的操作的流程图。具体实施例方式下面参考附图详细地解释本专利技术。注意，本专利技术不限于以下实施例。另外，实施例 中的构成要素包括本领域技术人员容易想到的要素或者实质上等价的要素。图1是根据本专利技术的实施例的SSDl的示意性框图。图1是SSD(固态驱动器)1 的配置的示意性框图。SSDl经由I/F(接口)而连接到主机设备(主机)4，并用作主机设 备4的外部存储器。SSDl包括作为非易失性存储器的NAND闪速存储器(下文中称为“NAND存储 器”)2、以及NAND控制器3，该NAND控制器3响应于来自主机设备4的命令而对NAND存储 器2读出和写入数据。在本实施例中，虽然使用NAND存储器作为非易失性存储器，但在非 易失性存储器将信息存储为非易失性信息并可以随着时间的流逝而在所存储的数据中产 生变化时，可以提供任何存储装置。NAND存储器2包括作为数据擦除单位的多个存储块BLK。参考图2解释存储块 BLK的配置。图2是存储块BLK中的任何一个块的配置的等效电路图。存储块BLK包括沿X方向布置的m(m为等于或大于1的整数)个NAND串。每个 NAND串包括选择晶体管STl和ST2以及η (η为等于或大于1的整数)个存储器基元晶体 管ΜΤ。在m个NAND串中的每一个中所包括的选择晶体管STl具有连接到位线BLl至BLm 的漏极且具有共同连接到选择栅极线SGD的栅极。选择晶体管ST2具有共同连接到源极线 SL的源极且具有共同连接到选择栅极线SGS的栅极。每一个存储器基元晶体管MT是MOSFET (金属氧化物半导体场效应晶体管)，其包 括在半导体衬底上通过栅极绝缘膜形成的层叠的栅极配置。层叠的栅极配置包括在栅极绝 缘膜上形成的电荷积累层(浮栅电极)和在电荷积累层上通过栅极绝缘膜形成的控制栅极 电极。在每一个NAND串中，η个存储器基元晶体管MT被布置为使得各自的电流路径在选 择晶体管STl的源极与选择晶体管ST2的漏极之间串联连接。即，η个存储器基元晶体管 MT在Y方向上串联连接，从而相邻的存储器基元晶体管MT共享源极区或漏极区。从最靠近漏极侧设置的存储器基元晶体管MT开始，控制栅电极分别连接到字线 WLl至WLn。因此，连接到字线WLl的存储器基元晶体管的漏极连接到选择晶体管STl的源 极，连接到字线WLn的存储器基元晶体管的源极连接到选择晶体管ST2的漏极。字线WLl至WLn具有共同连接在存储块BLK内的NAND串之间的存储器基元晶体 管MT的控制栅电极。S卩，存储块BLK中同一行的存储器基元晶体管MT的控制栅电极连接 到同一字线WL。连接到相同字线WL的多个存储器基元作为一页(page)进行处理，并且对 于每页执行数据写入和数据读出。位线BLl至BLn具有共同连接在存储块BLK之间的选择晶体管STl的漏极。艮口， 多个存储块BLK中的同一列的NAND串连接到同一位线BL。存储器基元晶体管MT的阈值电压响应于在浮栅电极中积累的电子的数目而变 化，并且存储器基元晶体管MT响应于阈值电压之间的差异而存储信息。可以将存储器基元 晶体管MT配置为存储一位的信息或者可以将其配置为存储多位(多值)信息。本专利技术的 实施例对在阈值之间具有窄距离的多值存储器基元晶体管MT特别有效。在NAND存储器2 内的包括读出放大器的控制电路(未示出)以及电势产生电路被配置为能够将向NAND存 储器2供给的数据写入到存储器基元晶体管MT中，并且将在存储器基元晶体管MT中存储 的数据输出到外部。在图1中，NAND控制器3包括执行与主机设备4的接口处理的主机I/F 10、执行 与NAND存储器2的接口处理并控制数据的读出和写入的NAND I/F20、以及对从NAND存储 器2读出的数据执行错误检测和错误校正的错误校正解码单元40。错误校正编码单元30包括第一错误校正码产生器31和第二错误校正码产生器 32。第一错误校正码产生器31产生第一错误校正码，以对写入数据以预定的块BK为单位 执行错误校正。对于第一错误校正码，可以使用能够校正一位或多位的错误的错误校正码。 在本实施例中，第一错误校正码产生器31以具有32位数据配置的块BK单位产生具有一位 校正能力的六位汉明码(hamming code)(第一错误校正码)。第二错误校正码产生器3本文档来自技高网...
【技术保护点】
一种Ｃｈｉｅｎ搜索装置，其在校正从非易失性存储器读出的数据中所包括的错误时计算错误位置，所述Ｃｈｉｅｎ搜索装置包括：第一处理单元，其对输入数据的错误校正区域至少以一个位为单位执行错误位置的搜索处理；以及第二处理单元，其在所述输入数据的非错误校正目标区域中一次处理多个位。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：山家阳，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]
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