本发明专利技术提供时钟信号生成装置、电子装置以及ＰＬＬ控制装置。本发明专利技术的时钟信号生成装置，其能够在短时间内变更预定的时钟信号的频率，并且防止或者减轻了在时钟信号的频率变更时时钟信号的供给目的地的工作变得不稳定的情况。时钟信号生成装置等具有第二控制部，在目标频率变更时，该第二控制部代替第一控制部，在预先设定的期间内以预先设定的间隔且以预先设定的变更值依次变更施加到时钟信号生成部的电压，使时钟信号生成部新生成的时钟信号的频率接近目标频率。
【技术实现步骤摘要】
本专利技术涉及时钟信号生成装置、电子装置以及PLL控制装置。
技术介绍
目前，为了削减成本或者为了抑制地球的温室化，希望设备机器的节电化的呼声 日益强烈。作为实现节电化的技术，公知有这样的技术适当地切换多个耗电模式来使设备 机器工作。另外，耗电模式中例如有以通常的时钟频率工作、耗电比较大的通常频率模式； 和以低于通常的时钟频率频率工作、耗电比通常频率模式要小的低频模式。作为这种技术，例如在专利文献1(日本特开2004-242217号公报)中，在根据多 个耗电模式中的任一个来控制耗电的耗电控制装置中，公开了这样的耗电控制装置具有 时钟切换控制电路和PLL(Wiase Locked Loop 相同步回路)，所述时钟功能切换控制电路 以来自外部的信号输入或者预先设定的时刻(timing)为起点计测预定的经过时间，从经 过了所述经过时间的时点起在预定时间内切换到别的耗电模式，所述PLL根据切换后的耗 电模式来切换工作频率。另外，在专利文献2 (日本特开2000-278104号公报)和专利文献3 (日本特开 平08-23274号公报)中，公开了这样的技术为了通过PLL (Phase LockedLoop)检测 VCO(Voltage Controlled Oscillator 电压可控振荡器)生成的时钟信号的频率与目标频 率是一致、高于目标频率还是低于目标频率，而对基准频率的脉冲数与VCO生成的时钟信 号的脉冲数分别进行适当的计数。但是，在专利文献1所述的耗电控制装置中，采用将PLL生成的时钟信号的频 率(工作频率)一次性切换到目标频率的方式，因此，在工作频率的切换时，有时工作 频率会急剧地变化。这样，在工作频率急剧变化的情况下，有时时钟信号的供给目的地 (CPU(Central Processing Unite 中央处理单元))的工作变得不稳定(例如，用于监视 PLL等的动作的软件变得不稳定，CPU等变得不稳定)。另一方面，在工作频率的变更时，为 了响应处理的高速化的要求，希望在短时间内变更工作频率。这样的问题在上述技术中在 采用PLL以外的结构的情况下也会产生。另外，在专利文献2和专利文献3所公开的技术中，在目标频率发生了变更的情况 下，必须在每当计数达到1000时控制对VCO的施加电压，为了使VCO生成的时钟信号的频 率与目标频率一致(适当包括与考虑到了误差等的大致一致。对于本专利技术也是相同的)，需 要耗费时间。例如，如果不使对VCO的施加电压进行1000个阶段的变化，则在时钟信号的 频率与目标频率不一致时，存在这样的情况到时钟信号的频率与目标频率一致为止，需要 数十秒的时间。上述问题在上述技术中在采用了 PLL、VC0以外的结构的情况下也会产生。
技术实现思路
本专利技术是鉴于上述问题而完成的专利技术，其第一目的在于提供一种能够在短时间内 变更预定的时钟信号的频率并且防止或减轻时钟信号的频率变更时时钟信号的供给目的地的动作变得不稳定的情况的时钟信号生成装置、电子装置以及PL控制装置。本专利技术的第二目的在于提供一种即使目标频率发生变化也能够在短时间内使生 成的时钟信号的频率与目标频率一致的时钟信号生成装置、电子装置以及PLL控制装置。为了解决上述课题，本专利技术的第一观点的时钟信号生成装置是被设有目标频率的 时钟信号生成装置，其包括时钟信号生成单元，其被依次施加电压，并且依次生成具有与依次施加的所述电 压相对应的频率的时钟信号；第一控制单元，其对所述目标频率和所述时钟信号生成单元生成的所述时钟信号 的频率进行比较，并根据比较结果来控制施加于所述时钟信号生成单元的所述电压，以使 所述时钟信号生成单元新生成的所述时钟信号的频率达到所述目标频率；以及第二控制单元，其在所述目标频率变更时，代替所述第一控制单元，在预先设定 的期间内，以预先设定的间隔且以预先设定的变更值，依次变更施加于所述时钟信号生成 单元的所述电压，使所述时钟信号生成单元新生成的所述时钟信号的频率接近所述目标频 率。另外，本专利技术的第二观点的电子装置，其包括所述的时钟信号生成装置；以及处理装置，其使用所述时钟信号生成装置的所述时钟信号生成单元生成的所述第 一时钟信号。另外，本专利技术的第三观点的PLL控制装置对PLL进行控制，该PLL具有VC0，该VCO 被依次施加电压，并依次输出与依次施加的电压相对应的频率的时钟信号，所述PLL控制装置具有控制单元，该控制单元被供给用于指定所述时钟信号的目 标频率的特定信号，并且当所述目标频率通过所供给的所述特定信号而变更时，该控制单 元代替所述PLL，在预先设定的期间内，以预先设定的间隔并且以预先设定的变更值，依次 变更施加于所述VCO的所述电压，使所述VCO新生成的所述时钟信号的频率接近所述目标 频率。另外，本专利技术的第四观点的时钟信号生成装置包括PLL,其具有VC0，该VCO被依次施加电压，并依次输出与依次施加的电压相对应的 频率的时钟信号；以及控制单元，其被供给用于指定所述时钟信号的目标频率的特定信号，并且当所述 目标频率通过所供给的所述特定信号而变更时，该控制单元代替所述PLL，在预先设定的期 间内，以预先设定的间隔并且以预先设定的变更值，依次变更施加于所述VCO的所述电压， 使所述VCO新生成的所述时钟信号的频率接近所述目标频率。为了解决上述课题，本专利技术的第五观点的时钟信号生成装置包括时钟信号生成单元，其生成与施加的电压的电压值相对应的频率的第一时钟信 号；第一计数器，其对所述时钟信号生成单元生成的所述第一时钟信号的脉冲数进行 计数直到所设定的第一设定数的数量；第二计数器，其对成为基准的第二时钟信号的脉冲数进行计数直到所设定的第二 设定数的数量；第一控制单元，其被设有目标频率，该第一控制单元根据所设定的目标频率对所 述第一计数器和所述第二计数器分别设定所述第一设定数和所述第二设定数；以及第二控制单元，其使所述第一计数器和所述第二计数器开始计数，并且对所述第 一计数器中的所述第一设定数的数量的计数结束的时刻与所述第二计数器中的所述第二 设定数的数量的计数结束的时刻进行比较，并根据比较而得到的比较结果来依次进行控制 施加于所述时钟信号生成单元的所述电压的电压值的电压控制处理，所述第一设定数和所述第二设定数分别是这样的数在所述第一时钟信号的频率 为所述目标频率的情况下，所述第一计数器和所述第二计数器同时开始计数后同时结束计 数，所述第一控制单元，在所设定的所述目标频率为第一目标频率的时候，对所述第 一计数器设定第一数来作为所述第一设定数，并且对所述第二计数器设定第二数来作为所 述第二设定数，所述第一控制单元，在所设定的所述目标频率为第二目标频率的时候，对所述第 一计数器设定第三数来作为所述第一设定数，并且对所述第二计数器设定第四数来作为所 述第二设定数，所述第一控制单元，在所设定的所述目标频率从所述第一目标频率变更到所述第 二目标频率的时候，在第一预定时刻对所述第一计数器设定比所述第三数要小的第五数来 作为所述第一设定数，并且对所述第二计数器设定比所述第四数要小的第六数来作为所述 第二设定数，在所述第一预定时刻之后的第二预定时刻，所述第一控制单元对所述第一计 数器设定所述第三数，并且对所述第二计数器设定所述第四数。另外本文档来自技高网...
【技术保护点】
一种时钟信号生成装置，其被设有目标频率，其特征在于，包括：时钟信号生成单元，其被依次施加电压，并且依次生成具有与依次施加的所述电压相对应的频率的时钟信号；第一控制单元，其对所述目标频率和所述时钟信号生成单元生成的所述时钟信号的频率进行比较，并根据比较结果来控制施加于所述时钟信号生成单元的所述电压，以使所述时钟信号生成单元新生成的所述时钟信号的频率达到所述目标频率；以及第二控制单元，其在所述目标频率变更时，代替所述第一控制单元，在预先设定的期间内，以预先设定的间隔且以预先设定的变更值，依次变更施加于所述时钟信号生成单元的所述电压，使所述时钟信号生成单元新生成的所述时钟信号的频率接近所述目标频率。
【技术特征摘要】
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【专利技术属性】
技术研发人员：小岛淳，
申请(专利权)人：卡西欧电子工业株式会社，卡西欧计算机株式会社，
类型：发明
国别省市：JP
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