一种基于ＮＡＮＤ的存储板制造技术

本发明专利技术涉及一种基于ＮＡＮＤ的存储板，属于高速信号采集存储及其相关领域。包括ＮＡＮＤ存储阵列、ＮＡＮＤ控制器模块、ＤＳＰ模块、主控模块；其中ＮＡＮＤ存储阵列与ＮＡＮＤ控制器模块的数据传输出口相连，ＮＡＮＤ控制器模块的传输入口与主控模块连接，主控模块与ＤＳＰ模块和连接外部的自定义接口相连；本发明专利技术通过ＦＰＧＡ实现对多片ＮＡＮＤ的并行访问和管理，同时采用多级并行访问方式，大大提高了存储和读取带宽，从而实现单板最大存储容量７６８ＧＢ、存取带宽１２９７ＭＢ／ｓ、单板功耗１５Ｗ的技术指标；通过ＤＳＰ芯片的实时控制，实现了上位机与板卡内部控制模块的通信，从而使得该板卡易于系统集成。

【技术实现步骤摘要】

本专利技术涉及一种基于NAND的存储板，属于高速信号采集存储及其相关领域。
技术介绍
高速大容量数据存储板卡主要应用于信号采集中对存储带宽和存储容量要求较 大的嵌入式应用场合，例如雷达、电子对抗等应用领域中对宽带信号进行连续采集存储。在 这些应用中除了需要高速的数据存储带宽和超大的数据存储容量以外，受应用场合限制设 备的体积和功耗要尽可能的小，而目前大多数的数据存储产品均采用硬盘作为存储介质， 其单个盘体的访问带宽只有几十兆字节/秒，而由此搭建的盘阵虽然在带宽上能够达到 300 400MB/S，但随之而来在体积和功耗上的增加无法满足系统需求。
技术实现思路
本专利技术的目的在于克服已有存储系统存储带宽低、设备体积功耗大的缺点，针对 NAND类型存储芯片设计实现了一种基于NAND的高速大容量存储板。本专利技术的一种基于NAND的存储板，包括NAND存储阵列、NAND控制器模块、DSP模 块、主控模块；其中NAND存储阵列与NAND控制器模块的数据传输出口相连，NAND控制器 模块的传输入口与主控模块连接，主控模块与DSP模块和连接外部的自定义接口相连；上 位机通过DSP模块将上位机的控制信号传输到板卡的主控模块，控制整个采集板的状态并 设置命令参数；当存储板处于数据存储状态时，采集的数据通过CPCI的自定义接口进入 主控模块，完成数据的接收并根据上位机设置的相关参数形成命令帧，然后将命令帧分发 至NAND控制器模块；当存储板处于数据转存状态时，主控模块根据上位机设置的命令参数 产生数据读取命令帧，并分发至NAND控制器模块，控制器模块读取的数据回传至主控模块 后，由它通过CPCI自定义接口输出或通过PCI总线上传至上位机；所述的NAND控制器模块包含12个独立的NAND控制器，并行执行对NAND存储阵 列的读写操作。所述的NAND存储阵列为分层机构，即一片NAND由两个芯片组成，每个芯片又由两 个硅片组成，对每组NAND的操作采用芯片级+硅片级的并行方式，对4组硅片进行并行操 作，通过12组控制器可以实现相当于48组控制器对48组硅片进行的并行操作。本专利技术的有益效果本专利技术存储板由于采用了单体存储量超大的NAND，并通过FPGA实现对多片NAND 的并行访问和管理，同时采用多级并行访问方式，大大提高了存储和读取带宽，从而实现单 板最大存储容量768GB、存取带宽1297MB/S、单板功耗15W的技术指标；通过DSP芯片的实 时控制，实现了上位机与板卡内部控制模块的通信，从而使得该板卡易于系统集成。由本发 明存储板卡构建的存储系统不仅存储带宽高、存储容量大，易于管理，而且解决了传统盘阵 类存储系统设备复杂、功耗体积大的缺点。附图说明图1是本专利技术的电路原理框图。图2是本专利技术的NAND控制器子模块设计示意图。图3是本专利技术的NAND与FPGA连接示意图。图4是本专利技术的命令帧分发及时序图。具体实施例方式下面结合附图与具体实施方式对本专利技术做进一步详细描述如图1所示，整板一共96个K9WBG08U1M NAND芯片(每片存储容量为4GB)，每8 片为一组共12组，平均挂接在两组NAND控制器子模块上；每个NAND控制器子模块由一片 Xi 1 inx公司的XC4VLX60FPGA实现，其上设计了 6组NAND控制器从而可并行地对48片NAND 进行读写访问，如图2所示。每个NAND控制器管理了 8片NAND，这8片NAND的6个控制信 号(CE、ALE、CLE、RE、TO、R/B)连接在一起，数据线(8bitX8 = 64bit)独立分开，从而实现 对8片NAND并行访问(如图3所示)。NAND控制器子模块通过自定义接口实现与主控模 块间的数据交换。主控模块由一片Xilinx公司的XC4VLX25实现，它以自定义的方式通过J4、J5实 现板间基于源同步传输方式的互联，同时还以自定义的方式通过一个PMC接口的JN3和JN4 接插件实现与PMC背板的基于源同步传输方式的互联；数据通过这些自定义接口进入主控 模块，由它完成命令帧的组装，而后传输给NAND控制器子模块FPGA (XC4VLX60)。DSP接口模块采用了 TI公司的C6455，其PCI端连接至CPCI的Jl，它通过EMIF接 口连接至主控模块，从而上位机可通过PCI访问板内资源，并对数据存储过程进行控制。为了提高数据存储带宽，设计中采用并行流水的方式实现对NAND存储体的访问， 通过12组控制器对96片NAND进行并行控制，设计中充分利用了 NAND芯片的并行编程功 能，采取芯片级+硅片级并行操作方式对NAND存储体进行访问。每一片K9WBG08U1M型NAND 由两个芯片(K9KAG08U0M)组成，每个芯片又由两个硅片(K9F8G08U0M)组成；存取时，在芯 片级，每组NAND可以通过使能不同的CE信号，对两组的芯片进行并行流水操作，在硅片级， 每组芯片的两组硅片之间又可以采取交织的方式进行并行流水操作，这样对每组NAND的 操作即相当于对4组硅片进行并行流水操作，12组实体控制器通过并行流水的方式相当于 48个控制器对48组硅片并行流水操作，如图4所示。当存储板处于数据存储状态时，主控模块一旦接收到数据，就会根据预先上位机 设定的地址信息自动产生地址并将接收到的数据打包形成命令帧发送给指定的NAND控制 器子模块中的NAND控制器进行存储，由于将数据写入NAND存储体需要较长时间，因此当下 一帧数据到来时，主控模块自动将该帧数据发往下一个NAND控制器。每个控制器内部，首 先写入芯片1的硅片1，下次数据来时，依次写入芯片2的硅片1，芯片1的硅片2和芯片2 的硅片2，这样通过这种芯片级+硅片级的并行方式，多层次并行流水的延时大于将一页数 据写入NAND存储体的时间，所以写入的数据帧可以不间断的写入到48组硅片中。当整个 流水线被填满时，12组NAND控制器同时都在访问NAND，从而达到最大的存储带宽。命令帧 的分发和流水如图4所示。权利要求一种基于NAND的存储板，包括NAND存储阵列、NAND控制器模块、DSP模块、主控模块；其特征在于NAND存储阵列与NAND控制器模块的数据传输出口相连，NAND控制器模块的传输入口与主控模块连接，主控模块与DSP模块和连接外部的自定义接口相连；上位机通过DSP模块将上位机的控制信号传输到板卡的主控模块，控制整个采集板的状态并设置命令参数；当存储板处于数据存储状态时，采集的数据通过CPCI的自定义接口进入主控模块，完成数据的接收并根据上位机设置的相关参数形成命令帧，然后将命令帧分发至NAND控制器模块；当存储板处于数据转存状态时，主控模块根据上位机设置的命令参数产生数据读取命令帧，并分发至NAND控制器模块，控制器模块读取的数据回传至主控模块后，由它通过CPCI自定义接口输出或通过PCI总线上传至上位机。2.根据权利要求1所述的一种基于NAND的存储板，其特征在于所述的NAND控制器 模块包含12个独立的NAND控制器，并行执行对NAND存储阵列的读写操作。3.根据权利要求1或2所述的一种基于NAND的存储板，其特征在于所述的NAND存储 阵列为分层机构，即一片NAND由两个芯片组成，每个芯片又由两个硅片组成，对每组N本文档来自技高网...

【技术保护点】
一种基于ＮＡＮＤ的存储板，包括ＮＡＮＤ存储阵列、ＮＡＮＤ控制器模块、ＤＳＰ模块、主控模块；其特征在于：ＮＡＮＤ存储阵列与ＮＡＮＤ控制器模块的数据传输出口相连，ＮＡＮＤ控制器模块的传输入口与主控模块连接，主控模块与ＤＳＰ模块和连接外部的自定义接口相连；上位机通过ＤＳＰ模块将上位机的控制信号传输到板卡的主控模块，控制整个采集板的状态并设置命令参数；当存储板处于数据存储状态时，采集的数据通过ＣＰＣＩ的自定义接口进入主控模块，完成数据的接收并根据上位机设置的相关参数形成命令帧，然后将命令帧分发至ＮＡＮＤ控制器模块；当存储板处于数据转存状态时，主控模块根据上位机设置的命令参数产生数据读取命令帧，并分发至ＮＡＮＤ控制器模块，控制器模块读取的数据回传至主控模块后，由它通过ＣＰＣＩ自定义接口输出或通过ＰＣＩ总线上传至上位机。

【技术特征摘要】

【专利技术属性】
技术研发人员：谢民，高梅国，秦国杰，刘国满，
申请(专利权)人：北京理工大学，
类型：发明
国别省市：11[]