基于交换机的可扩展ＤＳＰＥＥＤ－ＤＳＰ＿Ｑ６４７４信号处理板制造技术

本发明专利技术为基于交换机的可扩展ＤＳＰＥＥＤ－ＤＳＰ－Ｑ６４７４信号处理板，属于高速实时信号处理领域。包括一个单核ＤＳＰ处理节点、四个三核ＤＳＰ处理节点、一个ＦＰＧＡ处理节点、一个串行ＲａｐｉｄＩＯ交换机模块、ＣＰＣＩ?６Ｕ标准板型；单核ＤＳＰ处理节点由一片ＴＭＳ３２０Ｃ６４５５和一组容量为５１２ＭＢ的ＤＤＲ２?ＳＤＲＡＭ组成；三核ＤＳＰ处理节点由一片ＴＭＳ３２０Ｃ６４７４和一组容量为５１２ＭＢ的ＤＤＲ２?ＳＤＲＡＭ组成；ＦＰＧＡ处理节点由一片ＸＣ５ＶＳＸ９５Ｔ或者ＸＣ５ＶＬＸ１１０Ｔ和两组容量各为５１２ＭＢ的ＤＤＲ２ＳＤＲＡＭ组成；本发明专利技术克服已有高速实时信号处理板卡处理器间数据交换带宽小且接口协议不统一、板间可扩展性差的问题。

【技术实现步骤摘要】

本专利技术涉及一种基于交换机的可扩展DSPEED-DSP_Q6474信号处理板，属于高速 实时信号处理及其相关领域。
技术介绍
高速实时信号处理板卡主要应用于数据量大、运算密集、实时性强的嵌入式应用 场合，例如雷达信号处理、图像处理、无线基站等应用领域。在这些应用中，高速实时信号处 理板卡除了需要强大的运算能力和大容量的数据缓存能力以外，还需要处理器间具备大带 宽的数据交换能力以实现高效率的并行处理，需要丰富、大带宽的板间接口以提高板卡的 可扩展性。目前大多数的高速实时信号处理板卡，其运算能力和缓存容量较小、处理器间的 数据交换带宽小且接口协议不统一、可扩展性差，无法满足构建通用高速实时信号处理平 台的需求。
技术实现思路
本专利技术的目的在于克服已有高速实时信号处理板卡处理器间数据交换带宽小且 接口协议不统一、板间可扩展性差的问题。本专利技术基于交换机的可扩展DSPEED-DSP_Q6474信号处理板包括一个单核DSP处 理节点、四个三核DSP处理节点、一个FPGA处理节点、一个串行RapidIO交换机模块、CPCI 6U标准板型；单核DSP处理节点由一片TMS320C6455和一组容量为512MB的DDR2 SDRAM组 成；三核DSP处理节点由一片TMS320C6474和一组容量为512MB的DDR2 SDRAM组成；FPGA 处理节点由一片XC5VSX95T或者XC5VLX110T和两组容量各为512MB的DDR2 SDRAM组成；各 处理节点都通过其串行RapidIO接口与交换机CPS 80KSW0005互连；串行RapidIO交换机 另有三个4x串行RapidIO接口与CPCI自定义接插件J3互连，FPGA处理节点有三个4x串 行RapidIO接口、4个Ix光纤接口和四个自定义源同步传输总线接口，其中4x串行RapidIO 接口与串行RapidIO交换机互连，光纤接口输出用于板间互联，自定义总线接口分别连接 到CPCI的J4、J5和PMC的JN3、JN4用于板间扩展。本专利技术的有益效果如下本专利技术信号处理板由于采用了 6个高性能处理节点，并通 过统一的高带宽、低时延RapidIO网络互联，从而实现单板峰值处理能力3644. 8GMACs、最大 缓存容量3. 5GB、峰值数据交换带宽55Gbps的技术指标；通过集成PCI接口、串行Rapi dIO接 口、自定义源同步传输总线接口、光纤接口和千兆以太网等多种接口，使得该板卡易于实现板 间或者系统间扩展。由本专利技术高速实时信号处理板卡构建的通用信号处理系统不仅处理能力 强、缓存容量大、易于管理，而且克服了传统异构处理器互联接口不统一的缺点。附图说明图1是本专利技术的电路原理框图。图2是本专利技术的C6474处理节点设计示意图。图3是本专利技术的C6455处理节点设计示意图。图4是本专利技术的FPGA处理节点设计示意图。图5是本专利技术的串行RapidIO交换机接口示意图。具体实施方式 下面结合附图与具体实施方式对本专利技术做进一步详细描述针对TI高性能多核DSP和Xilinx高性能FPGA实现了一款基于交换机的可扩展 DSPEED-DSP_Q6474板；通过串行RapidIO交换机实现板内多种处理器间的低时延、大带宽 数据交换并提供板间扩展接口，上位机可通过PCI总线访问TMS320C6455 DSP实现对整个 信号处理板的管理和控制；该款板卡具有可扩展性强的优点，由此组建的高速实时信号处 理系统在处理能力、缓存能力和数据交换带宽等指标上优于同类信号处理系统；如图1所示，整板包括四个C6474处理节点、一个C6455处理节点和一个FPGA处 理节点，六个处理节点通过CPS 80KSW0005互联而组成串行RapidIO交换网络。C6474处 理节点由一片TMS320C6474DSP和外接的512MB DDR2 SDRAM组成，其对外接口包括2个Ix 的SRI0(串行RapidIO)接口、I2C接口、AIF接口等，如图2所示。C6455处理节点由一片 TMS320C6455 DSP,512MB DDR2 SDRAM、一片 256MB 的 Flash、一片 CPLD 和一片 PHY 芯片(型 号为ET1011C)组成，其对外接口包括1个4x的SRIO接口、EMIFA接口、PCI接口、千兆以 太网接口、I2C接口和GPIO接口等，如图3所示。FPGA处理节点由一片XC5VSX95T (或者 XC5VLX110T) FPGA和两组512MB DDR2 SDRAM组成，其对外接口包括4个Ix的光纤接口、 Selectmap配置接口、EMIFA接口、3个4x的SRIO接口、GPIO接口以及四个自定义传输总 线接口 (分别与CPCI J4、J5和PMC JN3、JN4互联)等，如图4所示。CPS 80KSW0005交换 机芯片被配置为8个Ix和8个4x SRIO接口，其中8个Ix接口与四片C6474互联，每片 C6474各占2个Ix SRIO接口，8个4x SRIO接口中3个用于与FPGA互联、1个用于与C6455 互联、4个与CPCI J3互联用于板间扩展，如图5所示。串行RapidIO交换机是板内处理节 点间互联的核心，实现了板内异构处理器间的大带宽、低延时互联，同时其与CPCI J3互联 的4个4x SRIO接口也大大增强了板卡的扩展性。本文档来自技高网...

【技术保护点】
基于交换机的可扩展ＤＳＰＥＥＤ－ＤＳＰ＿Ｑ６４７４信号处理板，其特征在于：包括一个单核ＤＳＰ处理节点、四个三核ＤＳＰ处理节点、一个ＦＰＧＡ处理节点、一个串行ＲａｐｉｄＩＯ交换机模块、ＣＰＣＩ　６Ｕ标准板型；单核ＤＳＰ处理节点由一片ＴＭＳ３２０Ｃ６４５５和一组容量为５１２ＭＢ的ＤＤＲ２　ＳＤＲＡＭ组成；三核ＤＳＰ处理节点由一片ＴＭＳ３２０Ｃ６４７４和一组容量为５１２ＭＢ的ＤＤＲ２　ＳＤＲＡＭ组成；ＦＰＧＡ处理节点由一片ＸＣ５ＶＳＸ９５Ｔ或者ＸＣ５ＶＬＸ１１０Ｔ和两组容量各为５１２ＭＢ的ＤＤＲ２　ＳＤＲＡＭ组成；各处理节点都通过其串行ＲａｐｉｄＩＯ接口与交换机ＣＰＳ　８０ＫＳＷ０００５互连；串行ＲａｐｉｄＩＯ交换机另有三个４ｘ串行ＲａｐｉｄＩＯ接口与ＣＰＣＩ自定义接插件Ｊ３互连，ＦＰＧＡ处理节点有三个４ｘ串行ＲａｐｉｄＩＯ接口、４个１ｘ光纤接口和四个自定义源同步传输总线接口，其中４ｘ串行ＲａｐｉｄＩＯ接口与串行ＲａｐｉｄＩＯ交换机互连，光纤接口输出用于板间互联，自定义总线接口分别连接到ＣＰＣＩ的Ｊ４、Ｊ５和ＰＭＣ的ＪＮ３、ＪＮ４用于板间扩展。

【技术特征摘要】
基于交换机的可扩展DSPEED DSP_Q6474信号处理板，其特征在于包括一个单核DSP处理节点、四个三核DSP处理节点、一个FPGA处理节点、一个串行RapidIO交换机模块、CPCI 6U标准板型；单核DSP处理节点由一片TMS320C6455和一组容量为512MB的DDR2 SDRAM组成；三核DSP处理节点由一片TMS320C6474和一组容量为512MB的DDR2 SDRAM组成；FPGA处理节点由一片XC5VSX95T或者XC5VLX110T和两组容量各为...

【专利技术属性】
技术研发人员：张雄奎，刘国满，高梅国，方秋均，
申请(专利权)人：北京理工大学，
类型：发明
国别省市：11[中国|北京]