本发明专利技术涉及存储器控制装置、存储器系统、半导体集成电路和存储器控制方法。本发明专利技术的存储器控制装置（１０１），包括：指令生成部（１０２），根据包含表示图像数据中的矩形区域的逻辑地址的存取请求，来生成包含物理地址的多个存取指令；以及指令发出部（１０５），将由指令生成部（１０２）生成的多个存取指令向存储器（０）发出。指令生成部（１０２）具有组判断部（１０４），该组判断部根据与存取请求对应的物理地址，判断包含要存取的数据的存储体属于哪个组，在要存取的数据跨属于不同的组的两个存储体而连续时，生成在属于不同的组中的两个存储体之间共用预取缓冲器的第一存取指令和第二存取指令的对。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及在图像处理系统中高效进行数据传送的存储器控制装置、存储器系 统、半导体集成电路和存储器控制方法。
技术介绍
一般来说，在包含面向民用的图像处理装置的信息处理装置中，为了存储庞 大的数据，使用大容量且低成本的DRAM。尤其是，近年的图像处理装置，由于针对 MPEG2或H.264等HD (High Definition)图像处理的应对、同时多信道处理、高像质的3D 图形处理等，不仅需要满足存储器容量，还需要具有较高数据传送能力的DRAM。为了 实现较高的数据传送能力，已知如下方法(1)提高总线的动作频率的方法，(2)扩宽存 储器的总线宽度的方法，(3)或者并用上述(1)、(2)方法的方法。另一方面，在对DRAM进行存取时，需要事先指定要存取的存储体行(bank row),来进行激活处理。此外，在同一存储体中，在变更所存取的行时，需要对暂时存 取了的行进行预充电处理，并对新存取的行进行激活处理。在这些激活处理期间、预充 电处理期间，不能对相应的存储体进行存取，所以在同一存储体内，切换行时，发生不 可存取期间，数据总线上产生空闲。在此，为了弥补该缺点，在一般的DRAM存取控制 中，在向某个特定的存储体传送数据的数据传送执行中，通过执行其他存储体的激活处 理和预充电处理，隐蔽上述不可存取期间，进行在与DRAM之间的数据总线上始终能够 传送数据的、存储体交错存取(bank interleave)的控制。为了使得该存储体交错存取有效 工作，需要加长针对同一存储体的连续数据传送时间，并利用向该存储体以外存储体传 送的数据传送来对某个存储体的上述不可存取期间进行隐蔽。作为针对该不可存取期间引起的的传送效率低下问题的现有的解决方法，有专 利文献1所记载的方法。在该方法中，根据计数器0、1的信号，以特定的定时(timing) 交替地分时存取存储器A、B，由此利用其他存储器的数据传送时间来隐蔽在单一存储 器中所产生的不可存取期间，由此实现总线的存取效率的提高。但是，在上述现有技术 中，由于即使使用多个存储器，能够同时存取的存储器为1个，所以系统所能够使用的 最大存储器带域被限定在1个存储器所具有的存储器带域。图IA是示出现有技术中的DRAM的种类、动作频率和突发脉冲(burst)长度的 图。该图涉及 4 种 DRAM，艮口 SDR (Single Data Rate) SDRAM (Synchronous DRAM)、 DDR(Double Data Rate) SDRAM> DDR2SDRAM、DDR3 SDRAM (以下，简称为 SDR、 DDR、DDR2、DDR3)。图示了该4个DRAM各自的内部总线动作频率和数据总线动作 频率。此外，数据总线具有32比特、64比特等多比特的总线宽度，但是在该图中为了简 化说明，只示出了与1比特对应的部分。SDR包括存储器核和输入输出(I/O)缓冲器。存储器核对应于1个存储器单 元阵列，经由输入输出缓冲器向数据总线输入输出由行地址和列地址指定的存储器单元阵列的1比特的数据。SDR的内部总线动作频率(133MHz)与外部数据总线动作频率 (133MHz)相同。DDR、DDR2、DDR3的各个存储器核大致与SDR的存储器核相同。内部总线的动作频率的上限是根据存储器核的动作频率的上限来决定的。艮口， 作为存储器单元而使用的电容器能够响应的上限的频率可以考虑为大致200MHz，存储器 核的动作频率也不会超过大致200MHz。针对于此，对存储器进行存取的主机逐年高速 化。在DDR、DDR2、DDR3中，作为使得DRAM高速化的方法，在输入输出缓冲器和 存储器核之间并行地输入输出多个比特的数据，在输入输出缓冲器和数据总线之间串行 地输入输出数据。DDR的输入输出缓冲器在与存储器核之间以133MHz的动作频率并行地输入输 出2比特的数据，在与数据总线之间实质上以2倍的频率266MHz串行地输入输出数据。 DDR中的最小突发脉冲长度(也称作基本突发脉冲长度)成为2。DDR2的输入输出缓冲器在与存储器核之间以133MHz的动作频率并行地输入输 出4比特的数据，在与数据总线之间实质上以4倍的频率533MHz串行地输入输出数据。 DDR2中的最小突发脉冲长度成为4。DDR3的输入输出缓冲器在与存储器核之间以133MHz的动作频率并行地输入 输出8比特的数据，在与数据总线之间实质上以8倍的频率1066MHz串行地输入输出数 据。DDR3中的最小突发脉冲长度成为8。但是在DDR3中，为了维持与DDR2之间的 兼容性，通过丢弃输入输出缓冲器中所保持的8比特中的后一半4比特，来得到支持突发 脉冲长度4的功能(突发脉冲突变(bust chop)功能)。这样，SDRAM为了解决内部总线的动作频率的高速化困难的这一问题，通过将 输入输出缓冲器进行多比特化，实现外部数据总线的动作频率的高速化即存储器区域的 扩展。图IB是假定了在一般的DRAM中使存储体交错存取有效工作的情形的数据配置 的一例的图。对在位于第一存储体中的、以同一行地址连续的数据且基本突发脉冲长度 (在SDRAM中为1，在DDR中为2，在DDR2中为4，在DDR3中为8等)X总线宽度 来表示的N字节的数据(以后称作基本存取单位)后面、配置位于第二存储体中的由上 述基本存取单位构成的数据进行。以后同样对位于第M存储体中的以同一行地址连续的 数据进行配置。在通过这样进行存储器存取的情况下，多个存储体均勻出现，所以能够 高效实施存储体交错存取。在图IB中，作为一例示出了存储体数为2的情形。此外， 在一般的DRAM中，不能进行小于等于上述基本的突发脉冲长度的传送(若请求一次存 取，则一定会发生基本突发脉冲长度X总线宽度的数据的输入输出)，所以基本存取单 位和最小存取单位成为相同。图2示出针对如图IB那样配置的数据串发生对不需要的数据的存取的情况的一 例。如图2所示，在被请求存取的数据区域(后面称作存取请求区域)被请求了基本存 取单位的中间的N字节的情况下，由于最小存取单位与基本存取单位相同，所以需要对 包含存取请求区域的所有的基本存取单位请求数据，结果需要进行如图2所示的2N字节 (后面称作存取必要区域)的存取。结果针对存取必要区域2N字节，存取请求区域只是 为N字节，所以作为其差值的N字节的量成为不需要的数据，数据传送效率降低。专利文献1 日本特开平9-190376号公报但是，在作为更高级别的图像压缩技术的MPEG4或H.264等中，相对于现有的 图像压缩技术，为了在确保更高的像质的同时实现低比特率和高压缩率，以4X4、8X8 那样的小像素单位为解码处理单位进行解码处理的情况变多。为了对这样小的像素进行 解码处理，需要从存储器取得更小的像素数据，但是为了实现更高的数据传送能力，假 设实施扩展存储器的总线宽度的方法，则一次取得的数据量变多，所以针对不需要的数 据的存取变多，数据传送效率降低。此外，即使实施提高动作频率的方法，例如若从 DDR2的动作频带提高到DDR3的动作频带，则系统的最大频带提高的另一方面，1个指 令单位的最小突发脉冲长度增加，1个存取中的最小数据量增加，结果针对不需要的数据 的存取增加，同样数据传送效率降低。但是本文档来自技高网...
【技术保护点】
一种存储器控制装置，用于控制对存储器的存取，该存储器具备包含多个存储体的第一组、包含多个存储体的第二组、Ｎ比特的预取缓冲器，其中Ｎ为２以上的整数，该存储器存储图像数据并按突发脉冲长度Ｎ来被进行突发脉冲存取，其特征在于，该存储器控制装置包括：指令生成部，根据包含表示上述图像数据中的矩形区域的逻辑地址的存取请求，来生成包含物理地址的多个存取指令；以及 指令发出部，向上述存储器发出由指令生成部生成的上述多个存取指令， 上述指令生成部具有组判断部，该组判断部根据与上述存取请求对应的物理地址，判断包含要存取的数据的存储体属于哪个组，上述指令生成部在要存取的数据跨属于不同的组的两个存储体而连续时，生成包括第一存取指令和第二存取指令的上述多个存取指令， 上述第一存取指令是指示利用上述预取缓冲器的一半来对属于上述第一组的存储体进行存取的指令， 上述第二存取指令是指示利用上述预取缓冲器的剩下的一半而与上述第一存取指令共用上述预取缓冲器、来对属于上述第二组的存储体进行存取的指令。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：浅井幸治，持田哲司，伊元大辅，山田隆史，大越涉，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP
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