一种可重构I/O芯片制造技术

本实用新型专利技术公告了一种可重构Ｉ／Ｏ芯片，包括基于ＦＰＧＡ技术且装载有固件化微控制程序的微程序控制器；与微程序控制器连接的ＦＩＦＯ缓存器；与ＦＩＦＯ缓存器连接的数据流驱动器；与微程序控制器和数据流驱动器连接的功能寄存器；连接数据流驱动器与Ｉ／Ｏ端口的交叉开关；所述数据流驱动器由一个ｎ×ｎ移位寄存器矩阵和一个ｎ位输入／输出锁存器构成，其中每个移位寄存器都是独立的；所述功能寄存器用于设定Ｉ／Ｏ接口参数；所述ＦＩＦＯ缓存器、数据流驱动器和功能寄存器统一编址。所述数据流驱动器是可扩充的。本实用新型专利技术提供一种海量超高速的可重构数据流分配器和可重构Ｉ／Ｏ接口，具有可编程性与可重构性。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种I/O芯片，具体是涉及一种可重构数据流分配器和可重构i/o接口。
技术介绍
所谓数字化就是将模拟量离散为"0"与"1"的数据流。所谓数字设备就是对输入数据流进行数字处理以产生所需要的结果。因而，从数据流 的观点来看，任何数字设备都是数据流的合成装置。数字电视将视频与音频的多维数据流合成为图像与声音协调一致的画面，数控机床将X、 Y、 Z 轴的多维数据流合成为运动轨迹，等等。对于多维数据流，在每个时序点上，如果数据流之间的"0""1"信息 是相互依存的，这种耦合关系称之为时序关联性，其"0""1"分布则称之 为该多维数据流在该时序点的状态。相互之间具有时序关联性的多维数据 流称之为关联数据流。上述视频与音频的多维数据流和X、 Y、 Z轴的多维 数据流都是关联数据流。因此，对于关联数据流的控制技术是一项涉及任何数字设备的基本技 术。在数字处理过程中，可以在输入、加工与输出等不同的子过程中对关 联数据流实施控制。由于不涉及信息处理过程中因算法复杂性所产生的非 线性不确定性，在输入过程中对关联数据流实施控制的优点是显而易见的。关联数据流的普遍性、嵌入式系统的发展与可重构技术都要求I/O接口的可重构性，众多的总线导致现有i/o接口芯片种类繁多，不同的接口标准产生了许多专用芯片，没有可重构性。其次，现有技术基于起点同步，均采用同步技术以实现数据传输的起 点同步，即保证关联数据流在同一时刻"起动"。然而，关联数据流的本质却是终点同步即关联数据流同时到达终点，现有i/o接口芯片采用起点同步导致关联数据流控制复杂和重构困难。
技术实现思路
本技术要解决的技术问题是提出一种可重构I/O芯片，为关联数据流在不同的总线环境中的终点同步与动态同步提供可重构数据流分配器和可重构1/0接口，为数字设备中普遍存在的关联数据流的终点同步问题提 供一种开放式通用I/O接口器件。多维关联数据流的动态同步涉及下述四个问题。第一、必须配置大存 储能力的存储器和发送数据流的高速管道，保证发送关联数据流的强实时 性。第二、每个数据流的发射速度应是可实时控制的。第三、实时检测关联数据流的时滞，实时调节关联数据流的发射速度。第四、串行i/o接口应具有可扩展、可实时编程或可现场编程等性能，以适应不同的总线环境。本技术采用1个长为n位的移位寄存器来发送/接收串行数据。n 个长为n位的移位寄存器组成一个nXn的移位寄存器矩阵，连接一个n位输入/输出锁存器，称之为数据流驱动器。数据流驱动器中的n个移位寄存器是独立的，每个移位寄存器配置1 个移位操作控制器。每个移位操作控制器包括1个比特率寄存器，用于设 定移位寄存器的移位速度，也就是每次数据传输操作的比特率；还包括1 个比特数寄存器，用于设定在每次数据传输操作中移位寄存器的长度，即 所传输数据的比特数；还包括1个启动定时器，用于设定数据传输操作的 启动；还包括1个速度定时器，用于设定数据传输操作的速度。每个移位 寄存器均可左移或右移，相应于发送/接收。由于目前芯片技术的限制，移位寄存器不能过长，为此釆用一个大容量FIFO缓存器作为数据流缓存器，并用专用移位指令将其设置为若干个软 移位寄存器矩阵。FIFO缓存器为空则自动启动DMA操作从存储器取数据。 FIFO缓存器为滿则自动启动DMA操作将数据写入存储器。数据流驱动器中的移位寄存器与FIFO缓存器统一编址，称之为行编 址。在行编址模式下，FIFO缓存器可与数据流驱动器中的任意移位寄存器 交换数据。数据流驱动器中的移位寄存器还按位编址并与FIFO缓存器统一编址， 称之为列编址。列编址便于存取多维关联数据流的状态。发送时，数据流 驱动器每移位一次，FIFO的专用移位指令则将下一个数据写入数据流驱动 器；接收时，数据流驱动器为滿则FIFO的专用移位指令将数据从数据流驱 动器写入FIFO缓存器。对用户而言，每个数据流驱动器包括n个M级甚至G级的海量移位寄 存器，也就是说，数据流驱动器是一个n队列的海量数据流驱动器。数据流驱动器中的输入/输出锁存器通过可编程逻辑阵列(FPGA)构建的交叉开关(Crossbar)与I/0端口连接。l个功能寄存器，包括移位操作控制器及其他寄存器，用于设置i/o接 口参数。FIFO缓存器、数据流驱动器和功能寄存器统一编址，所述数据流 驱动器还按列编址。为使I/0接口具有通用性与良好的扩展性，采用FPGA 实现上述功能及其他辅助功能所需要的组合逻辑和时序逻辑，且留有一定 容量的FPGA供用户使用。为此，本技术提出的技术方案是这种可重构I/0芯片包括微程 序控制器；与微程序控制器连接的数据流缓存器；与数据流缓存器连接的 数据流驱动器，所述数据流驱动器包括多个独立的移位寄存器；与微程序 控制器和数据流驱动器连接的功能寄存器，所述功能寄存器包括用于设定 相应的移位寄存器在每次数据传输操作中的比特率、比特数、以及以给的启动时间与操作速度启动相应的移位寄存器进行数据传输操作的移位操作控制器；与数据流驱动器连接的I/0端U;所述FIFO缓存器、数据流驱 动器和功能寄存器统一编址。进一步地，还包括与微程序控制器和数据流驱动器连接的交叉开关;I/O 端口与交叉开关连接。进一步地，所述数据流驱动器还按列编址。所述数据流驱动器包括n个n位的移位寄存器构成的矩阵和一个n位 输入/输出锁存器，其中的每个移位寄存器都是独立的；所述数据流驱动器 可扩充为m个；所述FIFO缓存器相应地划分为m个区，每个区设置专用 移位指令，构成m个nXn的软移位寄存器矩阵，1个连接寄存器用来设定 FIFO缓存器与哪个数据流驱动器连接。进一步的，上述可重构I/0芯片中，所述移位操作控制器包括用于设 定相应的移位寄存器在每次数据传输操作中的比特率的比特率寄存器；用 于设定相应的移位寄存器在每次数据传输操作中的比特数的比特数寄存 器；用于启动相应的移位寄存器的数据传输操作的启动定时器；用于设定 相应的移位寄存器的数据传输操作的速度的速度定时器。所述功能寄存器还包括n个用于设定相应的移位寄存器中数据流的循 环发送次数的循环寄存器。所述功能寄存器还包括1个用于设定相应的移位寄存器的左移/右移的 收发寄存器。所述功能寄存器还包括1个用于设定相应的移位寄存器的激活/休眠状 态的状态寄存器。所述功能寄存器还包括1个用于FIFO缓存器连接m个数据流驱动器 的连接寄存器。用于设定数据流驱动器的编址模式的编址 寄存器。所述数据流驱动器的输入和输出通过FPGA构建的交叉开关与I/O端 口连接。本技术与现有技术对比所具有的有益效果是1. 本技术的可重构i/o芯片中，每个数据流驱动器包括多个独立的移位寄存器，通过功能寄存器的设定，对于每个数据流，可以控制其输 入、输出数据的方式、方向、时间、速度等，从而为关联数据流的终点同步提供了标准化i/o接口，其控制简单、实时性强。2. 本技术的可重构I/O芯片采用FPGA技术构建的交叉开关连接数据流驱动器与I/0端口，采用各种功能寄存器设定i/o接口参数，具有良好的可重构性。只须简单地运行重构程序对I/O接口进行实时编程和设置，便可实现i/o接口的重构，以适应不同的总线环境。3. 本技术的可重构I/O芯片配置了 4个数本文档来自技高网...

【技术保护点】
一种可重构Ｉ／Ｏ芯片，其特征在于，包括：　微程序控制器；　与微程序控制器连接的数据流缓存器；　与数据流缓存器连接的数据流驱动器；　与微程序控制器和数据流驱动器连接的功能寄存器，所述功能寄存器包括用于设定相应的移位寄存 器在每次数据传输操作中的比特率、比特数、以及以给定的启动时间与操作速度启动相应的移位寄存器进行数据传输操作的移位操作控制器；　与数据流驱动器连接的Ｉ／Ｏ端口；　所述数据流缓存器、数据流驱动器和功能寄存器统一编址。

【技术特征摘要】

【专利技术属性】
技术研发人员：江俊逢，
申请(专利权)人：江俊逢，
类型：实用新型
国别省市：94[中国|深圳]