基于ＦＰＧＡ的大针数提花机控制器制造技术

本实用新型专利技术公开了一种基于ＦＰＧＡ的大针数提花机控制器。ＦＰＧＡ芯片中的ＳＤＲＡＭ控制器通过地址、数据和控制信号联接到ＳＤＲＡＭ存储芯片，ＦＰＧＡ芯片的对应的引脚与串行配置存储器ＥＰＣＳ１６联接，选纬信号和编码器信号均直接通过通用Ｉ／Ｏ引脚与ＦＰＧＡ芯片相联接，花型输出模块和ＳＤ存储卡分别通过另外Ｉ／Ｏ引脚与ＦＰＧＡ芯片相联接。嵌入ＦＰＧＡ的Ｎｉｏｓ？ＩＩ／ｆ内核通过Ａｖａｌｏｎ总线与ＰＩＯ外设、ＩＯ口控制模块、ＥＰＣＳ控制器、ＳＰＩ模式控制器及ＳＤＲＡＭ控制器进行交互。采用嵌入Ｎｉｏｓ？ＩＩ／ｆ系统的ＦＰＧＡ、串行配置器件、ＳＤ存储卡、花型输出模块为核心的电子提花机控制系统，其硬件设计灵活，开发周期短，解决提花机控制系统数据传输速度慢，花型文件存储量低，实现大针数、高速度的提花。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及电子提花机控制系统，具体地说是涉及一种基于FPGA的大针数 提花机控制器。
技术介绍
电子提花机是利用电子控制机构代替机械式提花龙头，通过控制各种颜色经纱的 沉浮和梭子的动作实现提花织造。其结构简单、速度高，在国内外已得到广泛的应用。当前 英国博纳斯(Bonas)公司、瑞士史陶比尔(Staubli)公司、德国格罗斯(Gross)公司所研制 的提花机代表了世界上电子提花机的生产和应用水平。截止目前，虽然国外电子提花机处 于先进水平，其电子提花机控制系统也是处于世界顶级，但上述厂家的提花机控制系统均 具有数据传输速度慢，花型数据存储量低的瓶颈问题。就国内而言，总体看来，电子提花机 控制系统的发展大致经历了三个阶段 第一阶段首先出现了单片机实现的控制箱，设计相对简单、成本也比较便宜，但 是受单片机功能的局限性，功能不够丰富，且没有操作系统，系统功能的扩展性不强，不容 易升级，难以满足用户的要求。 第二阶段PC104来实现控制系统，但是PC104的成本高，接口控制不方便。随着 嵌入式技术的发展，出现了功能强大的嵌入式微处理器，在积累了开发技术和开发经验后， 全面进入嵌入式控制系统时代。 第三阶段嵌入式控制系统，随着嵌入式的发展，32位的嵌入式处理器被广泛应 用。目前运用最多的就是ARM处理器，虽然功能较为强大，但是开发周期长，硬件电路复杂， 也难以满足实际需要。
技术实现思路
针对国内外电子提花机控制系统技术的不足，本技术的目的在于提供基于 FPGA的大针数提花机控制器，解决当前存在的提花机控制系统花型数据传输速度慢和花型 文件存储量低等瓶颈问题，实现电子提花机的大针数提花。 为了达到上述目的，本技术采用的技术方案是 本技术包括FPGA芯片、SDRAM存储芯片、串行配置存储器EPCS16、选纬信号、 编码器信号、花型输出模块和SD存储卡；FPGA芯片中的SDRAM控制器通过地址、数据和控 制信号联接到SDRAM存储芯片，FPGA芯片的对应的引脚与串行配置存储器EPCS16联接，选 纬信号和编码器信号均直接通过通用I/O引脚与FPGA芯片相联接，花型输出模块和SD存 储卡分别通过另外I/O引脚与FPGA芯片相联接。 所述的FPGA芯片包括NiosII/f处理器、JTAG控制器、系统ID、 Avalon总线模 块、PI0外设、10 口控制模块、EPCS控制器、SPI模式控制器和SDRAM控制器；Nios II/f内 核(8)通过指令总线和数据总线与Avalon总线模块联接；JTAG控制器是集成在Nios 11/ f内核中的一个JTAG调试模块，JTAG控制器通过JTAG接口联接到JTAG器件；系统ID通过Avalon总线模块与Nios Il/f内核相联接；PIO外设、10 口控制模块、EPCS控制器、SPI 模式控制器和SDRAM控制器分别通过定义的Avalon接口联接到Avalon总线模块上，进而 与Nios Il/f内核信息交互。SDRAM控制器通过地址、数据和控制信号联接到SDRAM存储芯 片；SPI模式控制器通过4脚串行接口与SD存储卡联接；EPCS控制器直接通过电路板上的 引脚直接联接到串行配置存储器EPCS16 ;10 口控制模块通过花型输出四路信号与花型输 出模块联接；PIO外设通过通用I/O 口与选纬信号和编码器信号联接。 本技术具有的有益效果是 本技术采用一种基于FPGA嵌入Nios Il/f处理器的片上系统。FPGA是一种 现场可编程门阵列电子集成器件，其集成度高用于电子提花机控制系统，不仅使控制系统 的体积大为縮小，而且使系统的可靠性也大大提高。FPGA的可编程性还可使电子提花机控 制系统的设计、调试和生产更加灵活。采用嵌入NiosII/f系统的FPGA、串行配置器件、SD 存储卡、花型输出模块为核心的电子提花机控制系统，其硬件设计灵活，开发周期短，可以 从根本上解决现有提花机控制系统数据传输速度慢，花型文件存储量低的难题，能够实现 大针数、高速度的电子提花，具有重要的工程实用价值和广阔的市场推广潜力。附图说明图1是基于FPGA的大针数提花机控制系统的主控板框图。 图2是嵌入FPGA的Nios 11/f系统框图。 图3是基于FPGA的大针数提花机控制系统的电路结构图。 图中1、 FPGA芯片，2、 SDRAM存储芯片，3、串行配置存储器EPCS16，4、选纬信号， 5、编码器信号，6、花型输出模块，7、SD存储卡，8、Nios Il/f内核，9、 JTAG控制器，10、系统 ID， 11、Avalon总线模块，12、PI0外设，13、 10 口控制模块，14、EPCS控制器，15、SPI模式控 制器，16、SDRAM控制器，17、开关电源，18、控制系统的主控板，19、控制系统的接口板，20、电 磁选针驱动板。具体实施方式以下结合附图和实施例对本技术作进一步的描述。 如图1所示，本技术包括FPGA芯片1、 SDRAM存储芯片2、串行配置存储器 EPCS163、选纬信号4、编码器信号5、花型输出模块6、SD存储卡7。其中，FPGA芯片1中的 SDRAM控制器通过地址、数据和控制信号联接到SDRAM存储芯片2， SDRAM存储芯片2用于存 储FPGA芯片1中处理器执行的程序、变量、堆和堆栈；串行配置存储器EPCS16 3通过FPGA 芯片1的特定引脚与FPGA芯片联接，FPGA芯片1通过串行配置存储器EPCS16 3提供的4 脚串行接口访问其内部配置数据，并对SDRAM存储芯片2内部单元进行配置；选纬信号4和 编码器信号5均直接通过通用1/0引脚与FPGA芯片1相联接，其中，FPGA芯片1通过光耦 隔离和电平转换电路把选纬信号4输出，编码器通过光耦隔离和电平转换电路把编码器信 号5输入到FPGA芯片1中；花型输出模块6、SD存储卡7分别通过1/0 口控制模块13、SPI 控制器15与FPGA芯片l相联接，其中，FPGA芯片l读取SD存储卡7内部花型数据，然后 通过时钟信号、使能信号、锁存信号和数据信号将花型数据输出至花型输出模块6。 如图2所示，所述的FPGA芯片包括NiosII/f处理器8、 JTAG控制器9、系统IDIO、Avalon总线模块11、 PIO外设12、 10 口控制模块13、 EPCS控制器14、 SPI模式控制器15 和SDRAM控制器16 ;Nios Il/f内核8通过指令总线和数据总线与Avalon总线模块11联 接；JTAG控制器9是集成在Nios Il/f内核8中的一个JTAG调试模块，JTAG控制器9通过 JTAG接口联接到JTAG器件；系统ID10通过Avalon总线模块11与Nios Il/f内核8相联 接；PIO外设12、 10 口控制模块13、EPCS控制器14、 SPI模式控制器15和SDRAM控制器16 分别通过定义的Avalon接口联接到Avalon总线模块11上，进而与Nios Il/f内核8信息 交互。SDRAM控制器16通过地址、数据和控制信号联接到SDRAM存储芯片2，完成SDRAM存 储芯片2的所有逻辑，SDRAM存储芯片2的功能主要是存储系统所用的应用程序、变量、堆 和堆栈。;SPI模式本文档来自技高网...

【技术保护点】
一种基于ＦＰＧＡ的大针数提花机控制器，其特征在于：包括ＦＰＧＡ芯片（１）、ＳＤＲＡＭ存储芯片（２）、串行配置存储器ＥＰＣＳ１６（３）、选纬信号（４）、编码器信号（５）、花型输出模块（６）和ＳＤ存储卡（７）；ＦＰＧＡ芯片（１）中的ＳＤＲＡＭ控制器通过地址、数据和控制信号联接到ＳＤＲＡＭ存储芯片（２），ＦＰＧＡ芯片（１）的对应的引脚与串行配置存储器ＥＰＣＳ１６（３）联接，选纬信号（４）和编码器信号（５）均直接通过通用Ｉ／Ｏ引脚与ＦＰＧＡ芯片（１）相联接，花型输出模块（６）和ＳＤ存储卡（７）分别通过另外Ｉ／Ｏ引脚与ＦＰＧＡ芯片（１）相联接。

【技术特征摘要】

【专利技术属性】
技术研发人员：袁嫣红，张露露，张建义，
申请(专利权)人：浙江理工大学，
类型：实用新型
国别省市：86[中国|杭州]