电容器及电容器的制造方法技术

本发明专利技术通过提供一种电容器解决上述课题，所述电容器的特征在于，具有：由具有导电性的金属或金属化合物组成的下部电极层；在所述下部电极层上形成的由ＺｒＯ２组成的第一介电体膜；在所述第一介电体膜上形成的由具有含Ｔｉ的金属氧化物的介电体组成的第二介电体膜；以及，在所述第二介电体膜上形成的上部电极层。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种。
技术介绍
动态随机存取存储器(DRAM)的单元是由晶体管和作为电容的电容器构成的。构 成DRAM的电容器具有存储电荷的功能，通过有无电荷而保存信息。这种电容器中存储的电荷通过电容器自身的漏泄、接合漏泄、栅极漏泄、晶体管的 掉电漏泄(off-leak)等各种漏泄通道而被丢失。另外，若被存在于大气中的α线照射，则 Si基板中生成电子和空穴，由此有时也会丢失电荷。因此认为在DRAM中，为了确保充分稳 定的运行，电容器需要25fF(femto farad)以上的电容。近年，构成DRAM的各种单元不断微小化，存在构成各个单元的面积变小的倾向。 因此，在使用如图IA及图IB中所示地使电容器设为立体结构而扩大表面积的被称为沟槽 式单元或堆栈式单元的方法。图IA所示的沟槽式单元的结构如下是在形成有N型阱101及P型阱102的Si 基板上形成了沟槽的单元，在该沟槽内形成介电体膜103及由SiO2组成的绝缘膜104，进一 步在其内部形成了存储电极105。并且，该沟槽式单元通过由SiO2组成的元件分离区域106 进行元件分离，在P型阱102的表面上形成N型扩散层107，介由绝缘膜108形成字线109 及邻接字线110，进一步形成了位线111。另一方面，图IB所示的堆栈式单元的结构如下是在Si基板的P型阱121的表 面上形成N型扩散层122，通过元件分离区域123进行元件分离，隔着绝缘膜124形成字线 125、邻接字线126，进一步形成了位线127的单元，并且，在贯通绝缘膜124的存储电极128 的上部表面形成高介电体膜129，进一步形成了单元板130。除此之外，在现在主流的堆栈式电容器中还开发有杆式、圆筒式等进行了各种努 力的结构。但是，只是单纯地将电容器立体化，则微细加工的负担大，在确保电容方面也有 限，因此对用于电容器的介电体材料也在进行研究，已在研究代替相对介电常数为4左右 的二氧化硅(SiO2),使用具有高相对介电常数的所谓的高介电体材料，现在主要使用氧化 锆(Zr02)(例如，非专利文献1)。另外，在构成电容器的电极中，也已从以往的多晶硅转变为金属。这是由于在多晶 硅表面上堆积金属氧化物时，多晶硅表面被氧化而形成二氧化硅，从而降低所形成的电容 器整体的介电常数，所以为了防止这种介电常数的降低而使用的。伴随于此，构成电容器的 结构也由 MIS(Metal Insulator Silicon)型正在变为 MIM(Metal Insulator Metal)型。另一方面，作为表示电容器介电体膜的性能的方法，有如图2所示的，对电容器施 加IV的电压时流通的漏泄电流与氧化硅膜换算膜厚(EOT=EquivaIent Oxide Thichness) 的相互关系。该EOT值通过EOT=(介电体的膜厚)X4/(介电体的相对介电常数)获得。并且，上述式的4为二氧化硅的相对介电常数的值。通过该式，能使构成介 电体的材料的相对介电常数越高EOT的值越小。另外，关于漏泄电流，作为电容器的功能上 有一定的限制，将1 X 10_7A/cm2作为上限基准。现在最先进的DRAM的设计规则(Design Rule)为50nm台，将来具有变成30nm或 更小的倾向。例如，30nm台中，作为电容器中使用的介电体材料必须是图2所示的EOT为 0. 5nm以下，漏泄电流为lX10_7A/cm2以下的区域所包括的材料。但是，很难使漏泄电流抑 制在低程度和EOT变薄并存，DRAM的现状可以说是电容器成为了瓶颈。图3是在构成电容器的两侧形成有电极的介电体膜的带结构图。具体而言，表示 一个电极的费米能级141、另一个电极的费米能级142、介电体膜的价带143和介电体膜的 导体144。流于该电容器的漏泄电流有两种路径，(a)利用通过介电体膜中的阱流动的电子 145的电流，以及，(b)利用跨越势垒而流动的电子146的电流。为了将总漏泄电流收纳于 规定的规格，需要同时抑制流于该两个路径的漏泄电流。为了抑制上述(a)的电流，可通过高度抑制成为阱的原因的杂质的混入、膜的缺 陷，形成高品质的介电体膜而进行对应，可通过最造化介电体膜的成膜条件等而进行对应。另一方面，上述(b)的电流的抑制并不容易。通过图4及图5对该情况进行说明 的话，若基于图4所示的介电体材料的带隙与相对介电常数的关系(例如，非专利文献2)， 则存在如下倾向越是相对介电常数K的值高的材料，带隙越小。另外，若基于图5所示的 介电体材料的势垒高度与相对介电常数的关系，则存在如下倾向越是相对介电常数低的 材料，势垒高度越大，越是相对介电常数高的材料，势垒高度越小。即，相对介电常数高的材 料的势垒高度低，变得易流上述(b)的电流。通过上述内容，为了使电容器的电容变大而使用具有高介电常数的材料，则使漏 泄电流增大。ITRS蓝图中，作为下一代介电体材料的候补，虽然举出了钛酸锶(SrTiO3、略 称为ST0)，但是从1990年开始进行研究(例如，非专利文献3)，至今没有实现实用化，其原 因应该是基于上述理由而导致的。在这样的状况下，已公开有具有以介电常数较高的TiO2作为介电体膜使用的电容 器的半导体装置(例如，专利文献1)。专利文献专利文献1 日本特开2000-243951号公报非专利文献非专利文献1 :K. Kim, Technology for sub_50nm DRAM and NANDFlash Manufacturing, Technical Digest of IEDM 2005.# 专禾I」JC ^ 2 :J. Robertson, Band offsets οfwide-band-gap oxides andimplications for future electronic devices, J. Vac. Sci. Technol. ,2000, B18, p.1785-1791# 专禾I」文 ^ 3 :N. Menou, Χ. P. Wang, B. Kaczer, W. Polspoel, Μ. Popovici, K.Opsomer, Μ.Α. Pawlak, W.Knaepen, C.Detavernier, Τ. Blomberg, D. Pierreux, J. Swerts, J. W. Maes, P. Favia, H. Bender, B. Bri js, W. Vandervorst, S. Van Elshocht, D. J. Wouters, S.Biesemans andj. A. Kittl, 0.5nmE0T low leakage ALD SrTi03 on TiN MIM capacitorsfor DRAM applications, IEEE,2008
技术实现思路
本专利技术是鉴于上述内容开发的，目的在于提供一种用于对应DRAM的更加微细化 及高集成化的，漏泄电流少，介电常数高的。本专利技术的特征在于，具有由具有导电性的金属或金属化合物组成的下部电极层； 在所述下部电极层上形成的由&02组成的第一介电体膜；在所述第一介电体膜上形成的由 具有含Ti的金属氧化物的介电体组成的第二介电体膜；以及在所述第二介电体膜上形成 的上部电极层本文档来自技高网...

【技术保护点】
一种电容器，其特征在于，具有：　　由具有导电性的金属或金属化合物组成的下部电极层；　　在所述下部电极层上形成的由ＺｒＯ↓［２］组成的第一介电体膜；　　在所述第一介电体膜上形成的由具有含Ｔｉ的金属氧化物的介电体组成的第二介电体膜；　　在所述第二介电体膜上形成的上部电极层。

【技术特征摘要】
【国外来华专利技术】JP 2009-1-15 2009-0062221.一种电容器，其特征在于，具有由具有导电性的金属或金属化合物组成的下部电极层； 在所述下部电极层上形成的由&02组成的第一介电体膜；在所述第一介电体膜上形成的由具有含Ti的金属氧化物的介电体组成的第二介电体膜；在所述第二介电体膜上形成的上部电极层。2.如权利要求1所述的电容器，其特征在于，构成所述下部电极层的材料为金属氮化物。3.如权利要求1所述的电容器，其特征在于，构成所述下部电极层的材料为选自TaN、 TiN, WN中的任一个。4.如权利要求1所述的电容器，其特征在于，构成所述上部电极层的材料为金属氮化物。5.如权利要求1所述的电容器，其特征在于，构成所述上部电极层的材料为选自Ni、 TaN、TiN、WN中的任一个。6.如权利要求1所述的电容器，其特征在于，所述第一介电体膜的膜厚为1.5 6. Onm07.如权利要求1所述的电容器，其特征在于，与构成所述第一介电体膜的材料的相对 介电常数相比，构成所述第二介电体膜的材料的相对介电常数高。8.如权利要求1所述的电容器，其特征在于，所述第二介电体膜由选自Ti02、SrTiO3^ BaxSr1_xTi03> BaTiO3中的1种或2种以上的材料形成。9.一种电容器的制造方法，其特征在于，具有下述工序形成由具有导电性的金属或金属化...

【专利技术属性】
技术研发人员：有门经敏，贝塚考亘，赤坂泰志，荆凤德，
申请(专利权)人：东京毅力科创株式会社，
类型：发明
国别省市：JP[日本]