【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及压控振荡器/锁相环(VCO/PLL)模块，更具体地，涉及到适 合于结合例如基础结构基站和微波点对点和点对多点系统使用的 减小尺寸的VCO/PLL合成器模块。
技术介绍
目前可得到的可结合例如无线基础结构基站使用的基于同轴谐振器 (CR)的低相位噪声合成器封装由适配于被组装在客户的主板上的多个分立 部件组成。当然，'与这些基于分立部件的合成器封装有关的缺点在于，它们在客 户的印刷电路板上需要比由典型的20. 3mmx 14. 8mm的基础结构振荡器模 块在客户的电路板上占用的空间大得多的空间。本专利技术通过4是供适合于占用相同的20. 3mmx 14. 8mm的面积的基于CR 的VCO/PLL模块而解决这个问题。
技术实现思路
本专利技术针对减小尺寸的、基于同轴谐振器的压控振荡器/锁相环合成器 装置或模块，优选地其尺度约为20. 3mm x 14. 8mm x 3. 9mm,它包括适配于生 成频率信号的压控振荡器，与压控振荡器通信用于生成频率信号的同轴谐 振器，以及与压控振荡器通信、并适配于接收频率信号和生成调整的频率 信号的锁相环电路。在一个实施例中，锁相环电路包括与压控振荡器通信的环路滤波器和 緩冲电路。压控振荡器、同轴谐振器和锁相环电路可以被安装在、并被电 连接到基片或.印刷电路板，以限定和完成该模块。还可 乂使用一个罩子来 啮合和覆盖电路板。本专利技术涉及一种振荡器模块，包括集成电路、环路滤波器和带有 同轴谐振器的压控振荡器，所述元件都安装在长大约20.3mm、宽大约 14.8mm的电路板上。本专利技术进一步涉及一种振荡器模块，包括锁相环...
【技术保护点】
一种振荡器模块，包括：集成电路、环路滤波器和带有同轴谐振器的压控振荡器，其特征在于，所述元件都安装在长大约２０．３ｍｍ、宽大约１４．８ｍｍ的电路板上。
【技术特征摘要】
【国外来华专利技术】2005.11.17 US 60/737,543，将更容易 明白其它优点和特征。附图说明在形成本说明书的一部分的附图中，其中相同的标号被利用来表示在图上的相同的部分图1是按照本发明的基于CR的VCO/PLL模块的顶部平面透视图；图2是图1所示的模块的电路板的顶部平面透视图；图3是图1的基于CR的VCO/PLL模块的电路的示意图；图4是显示在本发明的基于CR的VCO/PLL模块的印刷电路板的正面上的部件布局的放大的顶部平面视图；图5是本发明的基于CR的VCO/PLL模块的印刷电路板的背面的放大的顶部平面浮见图；以及图6A和6B分别是本发明的模块的罩子的顶部和内部的放大的透视图。具体实施方式虽然本发明可以容许有许多不同形式的实施例，但本说明书和附图只 公开一个优选实施例作为本发明的例子。然而，不意味着本发明限于这样 描述的实施例。在图上，单个方块或单元可以表示共同执行单个功能的几个单独的部 件和/或电路。同样地，单条线可以代表用于执行特定操作的几个单独的信 号或能量传输路径。 '图1和2显示本发明的减小尺寸的基于同轴谐振器(CR)的VCO/PLL(压 控振荡器/锁相环)合成器模块20,其适配于用在例如工作在约lGHz与5GHz 之间的频率的无线基础结构基站和微波点对点和点对多点系统。模块20具有20. 3mm(L) x 14. 8mm (W) x 3. 9mm (H)(最大值)的尺寸，包 括通常为矩形的印刷电路板22，在该印刷电路板22上恰当地放置所有的 电的和电子的部件以及适配于覆盖所有的部件的金属盖或屏蔽罩27。印刷电路板22(图2， 4和5)包括各个正面23和背面25,相对的短边边缘24和26,以及相对的长边边缘28和30。第一多个直接表面安装引脚 l-6沿板22的边缘28的周边在边缘24和26之间以间隔开的和平行的关 系放置。与引脚1-6直接相对的第二多个直接表面安装引脚焊盘7-12沿板 22的相对侧边*彖30的周边在边缘24和26之间以间隔开的和平行的关系 放置。引脚1-12适配于提供以下表示的电路功能1) VCC(PLL&VC0) 7) RF输出2) GND 8) GND3) REF输入 9)锁相检测4) GND 10)时钟5) N/C 11)数据6) GND 12)载荷使能端模块2Q的引脚1-12的特征在于，当从中心到中心测量时，每个是 1. Omm宽和互相间隔2. Omm。在一反22的正面23上，引脚1-12通过多个以 间隔开的和平行的关系沿边缘28和30的周边延伸的导电材料的半圆形带 条32(图2和4)来限定。带条32包围被形成在各个边缘28和30的各个沟 槽或城堡形凹槽34 (图2和5),并在板22的正面23与背面25之间延伸。在板22的背面25上，引脚1-12通过与带条32相对并且以间隔的和 平行的关系沿边缘28和30的周边延伸并包围各个沟槽或城堡形凹槽34的 多个通常矩形的导电材料的带条36(图5)来限定。虽然在图上都未示出， 但应该理解，每个城堡形凹槽34的外表面被涂敷以导电材料层，用于电连 接各个顶部和底部引脚带条32和36。板22另外还限定一对位于中心的、直接相对的、通常半椭圆形的沟槽 或城堡形凹槽38和40 (图4和5),它们被限定在各个板边缘24和26，并 在板22的正面23与背面25之间延伸。每个沟槽38和40的外表面也适配 于用金属材料层覆盖，并且沟槽38和40适配于接纳金属盖或屏蔽罩27 (图 1， 6A和6B)的接片304和306 (图6A和6B),该金属盖或屏蔽罩27适配于 安装并固定在板22的顶面。如图'4和5所示，沟槽38在板22的正面上被 导电材料的矩形带条240和242包围，而在板22的背面25,被导电材料 的带条244和246包围。因此，沟槽38和40分别提供了带条240和242 之间、带条244和246之间的电气接地连接路径。图3是本发明的VC0/PLL模块20的电路的详细的示意图。电路当然包 括多个电部件，包括电容(C)、电阻(R)、电感(L)、变容二极管(D)、晶体 管(Q)、和集成电路(U),它们如图3详细地显示的那样被布置并互联。除了其它电路与部分之外，该电路还限定位于电路的右上角的PLL IC部分或电路50;位于电路的左下角的环路滤波器部分或电路52;紧接在环 路滤波器部分52右面并与其互联的诸如考毕兹振荡器(Colpitts oscillator )部分或电路54的压控振荡器；包括振荡器级58和緩冲级60 的级联的晶体管部分或电路56;以及紧接在考毕兹振荡器部分54的右面 并在PLL IC部分50的下面的附加的输出緩冲器级62。 CR L7是考毕兹振 荡器部分54的一部分。同轴谐振器L7是可以从Transtech公司购买的。 同轴谐振器具有高的Q值，因此导致振荡器具有低的相位噪声。当然，应 当看到，图3的虚线仅仅限定上述的每个电路部分的主要部分的边界。在模块20运行期间，压控振荡器54生成频率信号。同轴谐振器L7 连同变容二极管D1、电容Q2、和电感L4 一起限定频率信号。锁相环电路 50与压控振荡器54相连。锁相环电路可以包括鉴相器和电荷泵。锁相环 电路50可以接收频率信号和生成调整的频率信号，以便保持信号的频率和 相位为需要的数值。输出緩冲器级62减小外部负荷对VC0/PLL电路运行的 影响。换句话说，压控振荡器生成周期性输出信号，它是参考频率的倍数。 然后，如果来自压控振荡器的相位处在参考信号的相位的后面，则鉴相器 使得电荷泵改变控制电压，这又造成压控振荡器的速度增加。如果相位徐变领先于参考信号，则鉴相器使得电荷泵改变控制电压， 以减慢压控振荡器。环路滤波器52在控制信号加到压控振荡器之前，平滑 来自锁相环电路的控制信号。C20, C18和C17都是在被耦合到VCC(PLL)引脚1的PLL电源线63上 的旁路电容器。电容器C20, C18和C17中的每个都位于PLL电源线与地之 间。电路线64, 66和68分别在PLL电源线63与PLL IC 50的DVDD引脚 17、 CVDD引脚16和AVDD引脚6之间延伸。PLL IC 50是可以从美国马萨 诸塞州诺伍德市的模拟设备公司(Analog Devices, Norwood,MA)购买的。 再者，各个电路线70和72在电路线68与PLL IC 50的CE引脚11和AVDD 引脚7之间延伸。PLL IC 50的CPGND引脚1、 AGND引脚2和AGND引脚3 分别经由电路线74, '76和78被连接到公共电路线，后者被耦合到地。PLL IC 50的PLSET引脚19通过包括电阻R7的电路线90被连接到地。PLL IC 50的CLK引脚12、数据引脚13、 LE引脚14和LP引脚15通 过相应的电路线82, 84, 86和88被连接到模块20的时钟-引脚10、数据 -引脚ll、 LE-引脚12和锁相检测引脚9。其上有电阻C19的电路线90将 PLL IC 50的REF IN引脚8互联到模块20的RF-输入引脚3。具有电容器 C14的电路线94把PLL IC 50的RFINA引脚5连接到地。PLL IC 50的DGND 引脚9和CGND引脚IO分别通过电路线93和95被耦合到地。C23, C10和C22都是在模块20的VCC (VCO)引脚5与电路线98之间延 伸的VCO电源电路线96上的旁路电容器，该电路线98在PLL IC 50的VP 引脚18与地之间延伸。C24， R10和C22位于PLL IC 50与地之间的电路 线98上。C24位于PLL IC 50与电路线96之间，而R10和C22位于电路 线96与地之间。电容器C23， C10和C22中的每个被放置在VCO电源线与 地之间。模块20的引脚10, 11和12限定用于客户编程PLL IC 50到需要的输 出频率的数字输入线。模块20的引脚9是锁相检测引脚，指示PLL IC 50 是否处在锁定状态。模块20的引脚3是到PLL IC 50的参考输入频率线。 它通过C19 :故电容性地耦合到PLL IC 50。环路滤波器部分52由C15、 R6、 C16、 R5和Cl组成。谐振器槽路100 是压控振荡器电路54的一部分，它包括D1、 L4、 Cll、 C12和L7。 C3是位 于槽路100与振荡器电路54的振荡器增益级之间的耦合电容器。C4和C7 是在振荡器环路或电路54中的反馈电容器。L3和R4也是振荡器电路54 的一部分，它把Q1-B的发射极连接到地。环路滤波器部分52包括以间隔开的和平行的关系被放置的、并且通过 公共电路线108连接到地的三条电路线102, 104和106。 C15位于电路线 102上。R6和C16位于电路线104上，以及Cl位于电路线106上。R5位 于电路线110上，该电路线110把环路滤波器部分52互联到晶体管Q1-B 的基极。电路线104和106在各自的节点112和114处连接到电路线110。 R5位于节点112与114之间。另一个电路线116把环路滤波器部分52在 节点118处连接到PLL IC 50的CP引脚(20)。C26、 Dl、 C12、 L7、 Cll、 C4和C7都是位于以平行关系在电路的环路 滤波器部分52与晶体管Q1-B的基极之间延伸的各个电路线120、 122、 124、 126和128上的元件。电路线120、 122、 124、 126和128分别在节点130、 132、 134、 136、 138和139处连接到电路线110。每条电路线120、 122、 124、 126和128的另一端^:耦合到地。Ll位于在节点130与132之间的电 路线IIO上。L4位于在节点132与134之间的电路线IIO上。C3位于在节 点136与138之间的电路线110上。C4和C7位于电路线128上。在电路线124上的L7限定CR,即，在槽路100中的初级电感元件。 L7在一个末端被串联到一个并行连接，该并行连接是连接到在电路线122 上的变容二极管Dl与在各自的电路线124和126上的电容器Cll和C12的 并行连接。'L7的另一端被耦合到地。虽然这里没有详细地描述，但应当理解，CR(同轴谐振器)是已被嵌入 在陶瓷块中的导体。CR越长，谐振频率越低。例如，1120 MHz谐振器是长5. 64mm和截面约0. 080英寸(2. 03mm)见方，而2240 MHz谐，振器是2. 82mm长，具有相同的截面。C5位于电路线134上，它把晶体管Ql-A的基极耦合到地。Ql-A是可 从NEC购买的。LI是在环路滤波器电路52与抑制在DC线上不想要的AC 信号的槽路100之间串联的电感器。C2是位于在第一緩冲器级60与第二緩冲级62之间延伸的电路线136 上的耦合电容器。更具体地，电路线136在晶体管Q2的基极与电路线138 之间延伸，其中电路线13 8在晶体管Q1C6位于在电路线134与143之间延伸的电3各线142上。电路线143在 电3各线128与电路线145之间延伸，电路线145 ^巴Ql-B的发射极连接到地。 L3和R4位于在Ql-B的发射极与地之间的电路线145上。C6经由电路线 142、 143和145耦合Ql-B的发射极与Ql-A的基极。L2是在Ql-A的集电极与电路线96之间延伸的电路线138上的电感， 该电感允许来自模块20的引脚5的直流电压提供电能到晶体管Ql-A和 Ql-B,而不允许交流信号通过。在电路线160上的L6对于第二緩冲器级晶 体管Q2执行相同的功能。电路线160在Q2的集电极与电路线98之间延伸。 电路线160在电路线98上位于RIO与C22之间的节点162处连接到电路线 98。第一緩冲器级60的输出还通过在电路线141与PLL IC 50的RFINB 引脚4之间延伸的电路线167上的C21与R8被耦合回PLL IC 50。在地与电路线96之间延伸的电路线165上的R1、R2与R3限定给緩冲 器晶体管Ql-A与振荡器晶体管Ql-B加偏压的电阻。晶体管Ql-A和Ql-B 放置在同一个封装中以节省空间。在地与电路线160之间延伸的电路线166 上的R9与Rll是用于第二緩冲器级62的偏压电阻。在地与PLL IC 50的 VP引脚18之间延伸的电路线98上的RIO是4巴电压降到第二緩冲器级62 的电阻。C25位于在电路线136与地之间延伸的电路线168上。C9、 R12和C13是形成输出匹配网络的输出端接元件。C9和R12位于 在电路线160与电路线172之间延伸的电路线170上，其中电路线172在 地与模块20的RF-OUT引脚7之间延伸。C13位于在电路线170与地之间 的电路线172上。才莫块引脚2， 4， 6, 8， 13和14都是接地引脚。模块20的有效技术指标在下面的表1中详细描述:表1<table>table see original document page 10</column></row><table>本发明的VC0/PLL才莫块20的印刷电路板22上每个元件的结构、布局、 和位置在图4和5中示出，即，图4显示板22的正面或顶面23,以及图5 显示板22的背面或底面25。正面23具有形成在其上的多条导电线条400和形成在其上的多个安装 地点500,后者用于安装多个电部件，包括电容器、电阻、电感、端子、 变容二极管、和集成电路，正如下面更详细地描述的。虽然未示出，但应 该理解，印刷电路板22是由多个传统的电绝缘叠层制成(对于本设计，四层是优选的)的getektm板。在如图4所示的每个特定的各个部件之间的选择、定位、安排、放置、 和互联，显然是新颖的，这允许创建按照本发明的基于CR的VCO/PLL模块。 对图4所示的每个部件的位置、放置和安排的概略说明在下文给出，虽然行了充分地公开和显示。总的来说，参照图4所示的板的取向，应当指出，PLL IC 50位于与 板边缘24邻近的半个板22上；VCO主要部分位于与板边缘26邻近的、相 对的半个板22上；以及CRL7位于在PLL IC 50与VCO主要部分之间的板 22上。环路滤波器部分52位于PLL IC 50的下面和在CR L7与板边缘24 之间。输出緩冲器级62位于VCO主要部分的上面和在CR L7与板边缘26 之间。Ql和Q2位于CR L7与板边缘26之间。Dl位于在CR L7与板边缘 26之间的板22上。对于这个CR,例如，1000. 56-1Q1G. 37MHz VCO/PLL模块具有在1. OMHz 的-149dBc/Hz的典型的相位噪声，即，比起当前可得到的标准合成器系统 有8dB的改进。与具有约35的Q值的标准绕线电感不同，CR L7的Q值约 为200。回到图4，应当指出，C19位于IC50与板22的边缘30之间，并沿大 体上平行于板边缘30的方向延伸。C19的一端被耦合到非接地过孔180， 而C19的另一端通过限定电路线90的导电线路被耦合到PLL IC 50。所有的导电线路当然限定各自的电路线，因此，术语导电线路和 电路线在这里可交换地使用。而且，虽然没有在每个事例中描述其中 元件被耦合到接地的或非接地过孔，但是应当理解，各个导电线路或电路 线把各个元件耦合到接地的或非...
【专利技术属性】
技术研发人员：T·A·克内克特，R·雅各布森，G·里泽，
申请(专利权)人：CTS公司，
类型：实用新型
国别省市：US
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