一种沟槽MOS器件及其制造方法技术

本申请涉及一种沟槽MOS器件，包括衬底和外延层，外延层上设置有多个多晶硅栅极且多个多晶硅栅极嵌入外延层设置，多晶硅栅极的底部和侧面设置有栅氧化层，外延层上垂直注入P型轻掺杂离子形成有P型体区，外延层上垂直注入N型重掺杂离子形成有高浓度N型掺杂区，高浓度N型掺杂区位于多个多晶硅栅极之间，多晶硅栅极之间垂直注入P型重掺杂离子形成有高浓度P型掺杂区，高浓度P型掺杂区位于高浓度N型掺杂区中部。本申请还提供了一种沟槽MOS器件制造方法，以多晶硅栅极作为自对准掩膜进行源极注入，同时在多晶硅栅极上生成掩蔽氧化层后进行注入，凸出的栅极与掩蔽氧化层的组合，进一步控制偏移，提高成品质量。

【技术实现步骤摘要】

本申请涉及半导体加工，尤其是涉及一种沟槽mos器件及其制造方法。

技术介绍

1、沟槽mos（trench mos）器件因其垂直沟槽结构，相比传统平面mosfet具有更低的导通电阻（rdson）和更高的功率密度，广泛应用于功率半导体领域（如电源管理、电机驱动等）。

2、在传统沟槽mos制造中，p型体区（p+区域）n型源区的注入通常依赖光刻掩膜的多次对准，如果光刻对准精度不足（如±500å以上偏移）或刻蚀、离子注入过程中存在工艺偏差，会导致p+区域与栅极的相对位置不一致，形成区域偏移。

3、p+区域偏移会改变沟道长度和电流路径，若p+区域偏离栅极正下方，沟道有效长度增加，电流流经的电阻路径变长，导致rdson增大；反之，若偏移过近，可能引起局部电流集中，rdson波动，同一晶圆上不同器件的p+区域位置差异，会导致rdson在芯片内呈现显著离散，影响功率器件的并联应用和系统热管理。

4、同时p+区域偏移也会导致沟道内掺杂浓度分布不均，或有效沟道长度变化，进而使vth偏离设计值，vth离散会导致同一芯片上晶体管的开启时序不一致，本文档来自技高网...

【技术保护点】

1.一种沟槽MOS器件，其特征在于：包括衬底（1）和外延层（2），所述外延层（2）上设置有多个多晶硅栅极（7）且多个多晶硅栅极（7）嵌入外延层（2）设置，多晶硅栅极（7）的底部和侧面设置有栅氧化层（6），外延层（2）上垂直注入P型轻掺杂离子形成有P型体区（8），外延层（2）上垂直注入N型重掺杂离子形成有高浓度N型掺杂区（9），高浓度N型掺杂区（9）位于所述多个多晶硅栅极（7）之间，多晶硅栅极（7）之间垂直注入P型重掺杂离子形成有高浓度P型掺杂区（11），所述高浓度P型掺杂区（11）位于所述高浓度N型掺杂区（9）中部，外延层（2）上生成有层间介质（12），层间介质（12）上刻蚀有倒梯形的接...

【技术特征摘要】

1.一种沟槽mos器件，其特征在于：包括衬底（1）和外延层（2），所述外延层（2）上设置有多个多晶硅栅极（7）且多个多晶硅栅极（7）嵌入外延层（2）设置，多晶硅栅极（7）的底部和侧面设置有栅氧化层（6），外延层（2）上垂直注入p型轻掺杂离子形成有p型体区（8），外延层（2）上垂直注入n型重掺杂离子形成有高浓度n型掺杂区（9），高浓度n型掺杂区（9）位于所述多个多晶硅栅极（7）之间，多晶硅栅极（7）之间垂直注入p型重掺杂离子形成有高浓度p型掺杂区（11），所述高浓度p型掺杂区（11）位于所述高浓度n型掺杂区（9）中部，外延层（2）上生成有层间介质（12），层间介质（12）上刻蚀有倒梯形的接触孔，接触孔的底部与所述栅氧化层（6）和所述高浓度p型掺杂区（11）相接，接触孔内形成有第一金属层（13），层间介质（12）上形成有第二金属层（14）且第二金属层（14）与栅氧化层（6）和高浓度p型掺杂区（11）相接。

2.一种沟槽mos器件制造方法，其特征在于：包括以下步骤：

3.根据权利要求2所述的一种沟槽mos器件制造方法，其特征在于：s1步骤中，先在所述外延层（2）生成第一缓冲氧化层，然后在第一缓冲氧化层上利用化学气相沉积形成所述硬掩模层（3），硬掩模层（3）为氮化硅，硬掩膜层（3）与所述光刻胶（4）之间设置有第二缓冲氧化层，第一缓冲氧化层和第二缓冲氧化层均为二氧化硅，第一缓冲氧化层的厚度为50a-500a，第二缓冲氧化层的厚度为100a-200a。

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【专利技术属性】
技术研发人员：魏炜，周永振，杜丽华，
申请(专利权)人：万芯半导体宁波有限公司，
类型：发明
国别省市：