一种高速总线配置电路、配置方法及通信方法技术

本发明专利技术涉及数据通讯技术领域，具体涉及一种高速总线配置电路、配置方法及通信方法，包括1个主机设备和N个从机设备，均连接在有SCK、TX和RX信号线组成的总线上；主机设备配置1个输出引脚GPIOa；每个从机设备均配置2个GPIO引脚，一个为输入引脚GPIO1，另一个为输出引脚GPIO2，主机设备和N个从机设备依次通过GPIO引脚顺序相连；每个从机设备的RX接口处串联10Ω的电阻匹配阻抗，并通过1kΩ电阻与3.3V正电压连接形成的上拉电路将从机设备发出的高电平及不确定电平信号钳位到高电平。本发明专利技术保证主机设备启动时钟信号时发送请求数据时同步有从机设备返回响应数据，与传统全双工通信模式下的主从一对一通信机制相比，通信时间缩短50%，提高了通信效率。

【技术实现步骤摘要】

本专利技术涉及数据通讯，具体涉及一种高速总线配置电路、配置方法及通信方法。

技术介绍

1、高速总线是同步串行总线，是微处理器单元和外围设备之间进行通信的同步串行端口。高速总线系统可直接与各个厂家生产的多种标准外围器件直接连接。一般情况下该高速总线正常通信需要4根信号线，其中有从机选择信号线set、串行时钟信号线sclk、主机发送数据线tx和主机接收数据线rx。

2、在传统模式正常通信时，主机设备与每一个从机设备之间都有一根set信号线，主机设备通过set信号选择与哪个从机设备进行通信。系统中随着从机设备的增加，set信号线也随之增加，随着从机数量的增加，会增加主机设备mcu引脚的使用，增加了硬件电路的设计难度和pcb的布局；因此，从及设备数量不固定时，主机设备连接的set信号线的数量也无法确定。在实际应用中，存在某些应用场景下从机数量不固定的情况，设备处理器mcu引脚有限，这就导致传统方式存在一定弊端，限制了系统中的从机数量。

3、通过主机设备启动时钟信号发起通信，从机设备根据主机设备提供的时钟信号被动接收和发送数据，在传统的通信机本文档来自技高网...

【技术保护点】

1.一种高速总线配置电路，其特征在于：包括1个主机设备和N个从机设备，主机设备和N个从机设备均连接在有时钟信号线SCK、主机发送数据信号线TX和从机发送数据信号线RX组成的总线上；主机设备配置1个输出引脚GPIOa，为从机设备提供使能信号；每个从机设备均配置2个GPIO引脚，一个为输入引脚GPIO1，为本机使能接收引脚，另一个为输出引脚GPIO2，为使能输出引脚，为下一从机设备提供使能信号，主机设备和N个从机设备依次通过GPIO引脚顺序相连；每个从机设备的RX接口处串联10Ω的电阻匹配阻抗，并通过1kΩ电阻与3.3V正电压连接形成的上拉电路将从机设备发出的高电平及不确定电平信号钳位到高电...

【技术特征摘要】

1.一种高速总线配置电路，其特征在于：包括1个主机设备和n个从机设备，主机设备和n个从机设备均连接在有时钟信号线sck、主机发送数据信号线tx和从机发送数据信号线rx组成的总线上；主机设备配置1个输出引脚gpioa，为从机设备提供使能信号；每个从机设备均配置2个gpio引脚，一个为输入引脚gpio1，为本机使能接收引脚，另一个为输出引脚gpio2，为使能输出引脚，为下一从机设备提供使能信号，主机设备和n个从机设备依次通过gpio引脚顺序相连；每个从机设备的rx接口处串联10ω的电阻匹配阻抗，并通过1kω电阻与3.3v正电压连接形成的上拉电路将从机设备发出的高电平及不确定电平信号钳位到高电平。

2.根据权利要求1所述的高速总线配置电路，其特征在于：主机设备的输出引脚gpioa与第1个从机设备的输入...

【专利技术属性】
技术研发人员：王岩，袁全，张开强，杨帅，刘晶，张博，郭爽爽，孔令峰，赵慧伟，谢元宇，
申请(专利权)人：济宁科力光电产业有限责任公司，
类型：发明
国别省市：