通过晶片结合的电子与光学电路集成制造技术

依据本发明专利技术的一个实施例是一种设备（１００），该设备包括光学电路晶片（１０２）和集成电路晶片（１０４）。光学电路晶片和集成电路晶片通过晶片结合工艺而被结合在一起。

【技术实现步骤摘要】
【国外来华专利技术】通过晶片结合的电子与光学电路集成对相关申请的交叉引用本专利申请与由Peter G. Hartwell等人于2007年1月31日提交 的题为 "Chip Cooling Channels Formed in Wafer Bonding Gap" 的 代理人案号为200602753的共同待决的美国专利申请号11/701， 317有 关，该专利申请在此并入以供参考。
技术介绍
可能期望的是将光学电路加入到电子电路。例如，被加入到电子电 路的光学电路能够取代许多互连层以提高带宽、降低复用及重复复杂度 并且极大地减少芯片上的功率消耗。然而，将光学电路加入到电子电路 还存在一些缺点。例如，电子电路元件趋向于标准硅处理，而光学电路元件趋向于是 化合物半导体。已指出，标准硅处理和化合物半导体处理通常难以集成电路集成。然而，非标准处理会才及大地增加电子电路的成本。而且，如 果改变光学或电子电路处理以反映其它工业中的通用处理技术的进步， 则集成过程会涉及用于对部件的重新质量验证的时间和成本。 因此，期望的是解决上述问题中的一个或多个问题。附图说明图1A是依据本专利技术的各种实施例的两个晶片在晶片结合(wafer bonding)工艺之前的一黄截面侧一见图。视图。图2是依据本专利技术的各种实施例的芯片(或设备)的示例性透视图。 图3是依据本专利技术的各种实施例的芯片(或设备)的示例性平面图。 图4是依据本专利技术的各种实施例的芯片(或设备)的示例性平面图。 图5是依据本专利技术的各种实施例的示例性芯片(或设备)的示例性 俯视图。图6是依据本专利技术的各种实施例的芯片(或设备)的示例性透视图。图8是依据本专利技术的各种^施例的芯片(i设备)的示例性透视图。 图9是依据本专利技术的各种实施例的示例性方法的流程图。具体实施方式现在将详细参照依据本专利技术的各种实施例，在附图中示出了本专利技术 的示例。虽然本专利技术将结合各种实施例进行描述，但是要理解这些各种 实施例不意图限制本专利技术。相反，本专利技术意欲覆盖可以被包含在如根据 权利要求书所解释的本专利技术范围内的可替换物、修改和等同物。而且， 在以下对依据本专利技术的各种实施例的详细描述中，阐述了众多具体细节 以便提供对本专利技术的彻底理解。然而，本领域普通技术人员显然可以在 没有这些具体细节的情况下实践本专利技术。在其它情况中，为了不会使本 专利技术的各方面不必要地模糊，不再详细描述众所周知的方法、程序、组 件和电路。图1A是依据本专利技术的各种实施例的两个晶片在晶片结合工艺之前 的横截面侧视图。具体而言，图1A示出了在晶片结合工艺之前的示例 性帽晶片(cap wafer) 102和示例性集成电路(IC )晶片104。要指出 的是，能够在帽晶片102和集成电路晶片104中的每个上沉积或实施一 种或多种结合材料114以为晶片结合工艺做准备。而且，能够在集成电 路晶片104上沉积或实施一种或多种介电间隙设定材料112以为晶片结 合工艺做准备。具体而言，在晶片结合工艺期间，所述一种或多种介电 间隙设定材料112的用途之一可以是在帽晶片102和集成电路晶片104 之间维持和形成特定距离(或间隙)。图1B是依据本专利技术的各种实施例的示例性芯片(或设备)100的示 例性横截面侧视图，本专利技术通过晶片结合提供电子与光学电路集成。芯 片100可以包括光学电路晶片102和集成电路晶片l(M，其中光学电路 晶片102和集成电路晶片104通过晶片结合工艺而结合在一起。注意， 晶片结合工艺可以包括但不限于共晶结合、压缩结合、熔融结合、阳极 结合、等离子体辅助结合和/或黏接结合(adhesive bonding)。集成 电路晶片104还可以被称为电子电路晶片104或电路晶片104，但不限 于此。在一个实施例中，晶片结合工艺可以包括一个或多个结合(bond)4114,所述结合114能够耦合光学电路晶片102和集成电路晶片104同 时还提供光学电路晶片102和集成电路晶片104之间的电互连。要指出 的是，在一个实施例中，光学电路晶片102可以包括一个或多个光检测 器、电光调制器(EOM)、光波导、激光器和/或电路，但不限于此。在 实施例中，集成电路晶片104可以包括一个或多个凸出到帽晶片102之 外的突出部或"架子"(例如，124和126)，其中所述一个或多个突 出部可以包4舌一个或多个电结合垫(bond pad) 116 (例如，用于芯片 外连接)。在一个实施例中，集成电路晶片104可以包括一个或多个电 路120，该电路120可以是电学的和/光学的但不限于此。集成电路晶片 104的该一个或多个电路120可以包括一个或多个有源电^各元件、无源 电路元件、存储器元件、可编程电路元件、中央处理器(CPU)、多核 CPU、现场可编程门阵列(FPGA)和/或动态随机存取存储器(DRAM), 但不限于此。在图U中，在一个实施例中，光学电路晶片102和集成电路晶片 104每个都可以被制造在不同的晶片上并且在每个完成之后然后通过将 它们结合在一起而使它们聚集在一起。以此方式，芯片IOO是电学电路 与光学电路的集成系统。例如在一个实施例中，集成电路晶片104可以 在晶片制造设施中用标准工艺进行制造并且可以通过少许附加操作进 行修改以便使其为晶片结合工艺做准备。例如，在一个实施例中这些操 作可以在其顶部钝化层中开设附加通孔并且然后可以添加种子层，其可 以形成晶片结合的一半。结合材料可以包括介电材料112和/或晶片结 合互连材料114,但不限于此。在图1A中，在一个实施例中，光学电路晶片102可以被制造有光 学电路，诸如电光调制器、光检测器和/或光波导，但不限于此。在实 施例中，光学电路晶片102可以包括晶片108 (例如，硅晶片)，晶片 108具有为这些器件或诸如聚合物的其它衬底材料沉积的膜。光学电路 晶片102可以含有图案化的层，该图案化的层可以形成到集成电路晶片 102的结合。要注意的是，结合材料可以被图案化从而执行一个或多个 功能，诸如但不限于设定光学电路晶片102和集成电路晶片104之间的 间隙128、形成用于确保晶片102与104的良好附着(adhesion)的区 域和/或如果光学电路晶片102包括一个或多个附加器件或功能性，则 进行电互连以将信号路由到光学电路晶片102。要指出的是，晶片结合工艺的结合材料可以是导体或绝缘体或两者的组合，但不限于此。可以用来耦合光学电路晶片102和集成电路晶片 104的晶片结合方法能够以各种方式来实施。例如在各种实施例中，晶 片结合方法可以包括但不限于硅-氧化物熔融结合、硅-氧化物或氧化物 -氧化物等离子体辅助结合、金属-氧化物阳极结合、金属-金属焊剂结 合、以及金属-金属压缩结合。在一个实施例中，等离子体辅助结合、 焊剂结合、共晶结合或压缩结合可以用来防止由于熔融结合的高温或阳 极结合中的高电压而损坏集成电路晶片104中的集成电路。注意，焊剂 结合、共晶结合或压缩结合可以包括附加的结构(例如，112)以帮助 机械设定光学电路晶片102和集成电路晶片104之间的间隙128。在结 合之后，在一个实施例中，光学晶片102能够被图案化从而允许接近集 成电路晶片104上的电结合垫116,电结合垫116能够用来将电信号路 由到IC封装的管脚(未示出)。注本文档来自技高网...

【技术保护点】
一种设备（１００），包括：　光学电路晶片（１０２）；以及　集成电路晶片（１０４），其中所述光学电路晶片和所述集成电路晶片通过晶片结合工艺而被结合在一起。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：P哈特威尔，R博索莱尔，RS威廉斯，D斯图尔特，
申请(专利权)人：惠普开发有限公司，
类型：发明
国别省市：US[美国]