移位缓存器制造技术

本发明专利技术公开了一种移位缓存器包括控制电路、上拉电路以及下拉电路。其中，控制电路于其被致能期间依据启始信号产生控制信号；上拉电路于其被控制信号致能期间依据频率信号产生栅极脉冲信号且包括双栅极晶体管，双栅极晶体管的第一栅极因电性耦接关系而接收控制信号，双栅极晶体管的第二栅极因电性耦接关系而接收预设电压，双栅极晶体管的第一源／漏极作为栅极脉冲信号的输出端，双栅极晶体管的第二源／漏极因电性耦接关系而接收频率信号；下拉电路于上拉电路未被致能期间将双栅极晶体管的第一栅极的电位与门极脉冲信号的输出端的电位下拉至电源电位。

【技术实现步骤摘要】

本专利技术是有关于显示
，且特别是有关于一种移位缓存器，适于应用于主动式矩阵显示器的栅极驱动电路。
技术介绍
功能先进的显示器在消费性电子产品中扮演重要角色，其中主动式矩阵液晶显示器作为具有高分辨率的彩色屏幕已被广泛应用各种电子装置如行动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记型计算机屏幕。而移位缓存器作为液晶显示器的栅极驱动电路中的重要电子元件，其用以驱动液晶显示面板中的多条栅极线，因此移位缓存器的电路设计对液晶显示面板的效能(例如功耗)具有决定性的影响。 现有的矩阵上栅极(G0A)型栅极驱动电路包括多个级联耦接的移位缓存器，用以产生栅极脉冲信号以依序驱动各条栅极线；而每一移位缓存器中的上拉电路都是采用单栅极晶体管(single gate transistor)来输出栅极脉冲信号。 为满足日益增加的高分辨率需求，有必要增加单栅极晶体管的尺寸来增大其导通电流以达成高分辨率所需的较大的驱动能力；然而，较大尺寸的单栅极晶体管势必造成较大的功耗。
技术实现思路
本专利技术所要解决的技术问题在于，提供一种移位缓存器，以克服先前技术中存在的问题。 为达到上述目的，本专利技术提出的一种移位缓存器，包括控制电路、上拉电路以及下拉电路。其中，控制电路于其被致能期间依据启始信号产生控制信号。上拉电路包括一个双栅极晶体管，且此上拉电路于其被控制信号致能期间依据频率信号产生栅极脉冲信号。前述双栅极晶体管的第一栅极因电性耦接关系而接收控制信号，双栅极晶体管的第二栅极因电性耦接关系而接收预设电压，双栅极晶体管的第一源/漏极作为栅极脉冲信号的输出端，双栅极晶体管的第二源/漏极因电性耦接关系而接收频率信号；下拉电路于上拉电路未被致能期间将双栅极晶体管的第一栅极的电位与门极脉冲信号的输出端的电位下拉至电源电位。 在本专利技术的一实施例中，上述的移位缓存器更包括重置电路。此重置电路用以重置双栅极晶体管的第一栅极的电位与栅极脉冲信号的输出端的电位。 在本专利技术的一实施例中，上述的控制电路包括第一晶体管及第二晶体管；其中。第一晶体管的栅极因电性耦接关系而接收致能信号，第一晶体管的第一源/漏极电性耦接至第二晶体管的栅极，第一晶体管的第二源/漏极因电性耦接关系而接收与上述频率信号互为反相的另一频率信号，第二晶体管的第一源/漏极作为控制信号的输出端，第二晶体管的第二源/漏极因电性耦接关系而接收上述的启始信号。又或者，上述的控制电路包括单个晶体管，且此晶体管的第一源/漏极作为控制信号的输出端，晶体管的栅极与第二源/漏W及晶体管的第二tf极晶体管的第二jW及与第一lfr极与第一^W及相连接。开极相互独立而实施例中，上述的双根-实施例中，上述的双j极晶体管的第二栅极电性耦接至直流电压。盼极晶体管的第二栅极电性耦接至变化的电实施例中，上述的双栅极晶体管的第二栅极电性耦接至上述的栅极极电性相接以接收上述的启始信号。 在本专利技术的一实施例中，上述的双4 在本专利技术的一实施例中，上述的双;不相连接。 在本专利技术的一 在本专利技术的一压。 在本专利技术的一脉冲信号的输出端。 在本专利技术的一实施例中，上述的上拉电路还包括电容，其电性耦接于双栅极晶体管的第一栅极与双栅极晶体管的第一源/漏极之间。 本专利技术实施例在上拉电路中采用双栅极晶体管，而双栅极晶体管相对于单栅极晶体管而言，在相同的尺寸条件下具有相对较大的导通电流；因此双栅极晶体管可具有较小的尺寸而能达成低功耗的功效。 为让本专利技术的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。附图说明 图1为本专利技术一实施例的移位缓存器的电路结构框图2为本专利技术另一实施例的移位缓存器中的控制电路的电路结构3为与图1所示的移位缓存器相关的多个信号的时序图；图4为本专利技术再一实施例的移位缓存器的电路结构框图；图5为本专利技术又一实施例的移位缓存器的电路结构框图。主要元件符号说明10 :移位缓存器:控制电路:上拉电路:下拉电路11131517Q(N-1):致能信号ST、ST(N-1):启始信号Q :节点XCK、CK :频率信号VSS :电源电压Tlb、Tl、T3、T4 :晶体管T2 :双栅极晶体管DC :直流电压Cs :电容GB :底部栅极4 GT :顶部栅极 Gate(N):栅极脉冲信号具体实施例方式参见图l，其为根据本专利技术实施例提出的一种移位缓存器IO，而耦接多级的移位缓存器可以形成一栅极驱动电路(未绘示)，例如矩阵上栅极驱动电路(Gate Driver OnArray, GOA)。此外，移位缓存器10可为这些级联耦接的移位缓存器中的任意一级。 如图1所示，其为移位缓存器10的电路结构框图。具体地，移位缓存器10包括控制电路11、上拉电路13、下拉电路15以及重置电路17。 对于移位缓存器10的控制电路11的电路配置，一方面，当移位缓存器10作为多个级联耦接的移位缓存器中除第一级移位缓存器之外的任意移位缓存器时，其的控制电路11可采用如图1所示的电路配置；具体地，控制电路11包括以级联方式电性相接的晶体管Tlb与晶体管Tl ;晶体管Tlb的栅极因电性耦接关系而接收致能信号Q(N-l) (N为正整数且大于1)，晶体管Tib的源/漏极电性耦接至晶体管Tl的栅极，晶体管Tib的漏/源极因电性耦接关系而接收频率信号XCK ;晶体管Tl的源/漏极电性耦接至节点Q，晶体管Tl的漏/源极因电性耦接关系而接收启始信号ST(N-1)。当晶体管T1因致能信号Q(N-1)透过控制晶体管Tib而被致能时，晶体管Tl将依据启始信号ST(N-1)产生控制信号至节点Q处。在此，启始信号ST(N-1)及致能信号Q(N-1)皆由前一级移位缓存器产生，并且于本实施例中，启始信号ST(N-1)来自于前一级移位缓存器的节点Q处，而致能信号Q(N-1)为前一级移位缓存器产生的栅极脉冲信号。 另一方面，当移位缓存器10作为多个级联耦接的移位缓存器中的第一级移位缓存器时，移位缓存器的控制电路11可采用如图2所示的电路配置；具体地，控制电路11仅包括采用二极管连接方式的晶体管Tl，晶体管Tl的源/漏极电性耦接至节点Q，晶体管Tl的漏/源极因电性耦接关系而接收启始信号ST，晶体管Tl的栅极与其的漏/源极电性相接；在此，启始信号ST通常是由外部电路产生而非来自移位缓存器。当晶体管T1因启始信号ST而被致能时，晶体管Tl将依据启始信号ST产生控制信号至节点Q处。承上述，上拉电路13包括双栅极晶体管T2以及电容Cs ;双栅极晶体管T2的底部栅极GB电性耦接至节点Q以接收控制电路11产生的控制信号，双栅极晶体管T2的顶部栅极GT与底部栅极GB相连接而得预设电压，双栅极晶体管T2的漏/源极因电性耦接关系而接收频率信号CK，双栅极晶体管T2的源/漏极作为栅极脉冲信号Gate (N)的输出端；电容Cs电性耦接至双栅极晶体管T2的底部栅极GB与源/漏极之间，其中电容Cs可为寄生电容亦可为一额外形成的电容。当上拉电路13被节点Q处的控制信号致能后，双栅极晶体管T2导通而依据频率信号CK来产生栅极脉冲信号Gate (N);在此，频率信号CK与上述的频率信号XCK互为反相。 下拉电路15电性耦接于节点Q与电源电压VSS之间且与双栅极晶体管T2的源/漏极相电性耦本文档来自技高网...

【技术保护点】
一种移位缓存器，其特征在于，包括：一控制电路，于其被致能期间依据一启始信号产生一控制信号；一上拉电路，于其被该控制信号致能期间依据一频率信号产生一栅极脉冲信号，其中该上拉电路包括一双栅极晶体管，该双栅极晶体管的一第一栅极因电性耦接关系而接收该控制信号，该双栅极晶体管的一第二栅极因电性耦接关系而接收一预设电压，该双栅极晶体管的第一源／漏极作为该栅极脉冲信号的输出端，该双栅极晶体管的第二源／漏极因电性耦接关系而接收该频率信号；以及一下拉电路，于该上拉电路未被致能期间将该双栅极晶体管的该第一栅极的电位及该栅极脉冲信号的该输出端的电位下拉至一电源电位。

【技术特征摘要】

【专利技术属性】
技术研发人员：林师勤，樊祥彬，陈文彬，曾贵圣，吴贞仪，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]