模拟开关电路制造技术

本发明专利技术提供了一种低阻抗的模拟开关电路，包括两个增强型ＭＯＳ开关管（Ｐ３）和（Ｎ１），并联设置，两者源极共同作为输入端，漏极共同作为输出端；开关管（Ｐ３）的衬底并联两个传输管，通过传输管（Ｐ１）连接电源电平（ＶＤＤ），通过传输管（Ｐ２）连接开关管的输入端；在模拟开关导通时，Ｐ３的衬底连接输入端也即其源极，使得衬偏电压为零，降低其阈值电压Ｖｔｈ，达到降低阻抗Ｒｄｓ的目的，从而无需扩大器件尺寸情况下，进一步降低整个模拟开关的导通阻抗。

【技术实现步骤摘要】

本专利技术涉及一种CMOS工艺模拟开关，尤其涉及一种低导通阻抗的模拟开关电路。
技术介绍
在集成电路设计中，模拟开关经常用于信号传输过程中的路径切换。最常用的用法是采用时钟信号控制模拟开关的通断，从而使输入端的输入信号周期性的从输出端导出。 一般希望在信号传输过程中，其衰减尽可能的小。反映到模拟开关上，就是输入信号的电压在经过开关后，压降较低，这一般通过尽可能降低模拟开关的导通阻抗来实现。 如图1所示，这是现有的一种标准CMOS工艺模拟开关电路，其基本结构是NM0S与PM0S并联设置，源漏两极分别作为信号输入端和输出端，而栅极共同连接控制信号端。很明显，整个电路的导通阻抗Ron由单个M0S的Rds决定，而Rds的计算公式如下 她=^ TT, ,T, Z T,-^ 其中W/L是M0S管的宽长比，与Rds为反比关系，所以只要增大管子的宽长比就可以降低其导通阻抗，而W对应着器件的沟道宽度，直接增大器件的尺寸便可以获得降低Rds的效果，这也是通常的作法。然而扩大MOS器件的尺寸，必然会导致集成度的下降，能耗增加等一系列副作用，所以单纯的增大器件尺寸的作法具有很大局限性。所以需要通过本文档来自技高网...

【技术保护点】
一种模拟开关电路，其特征在于，包括两个开关管（Ｐ３）和（Ｎ１），并联设置，两者源极共同作为输入端，漏极共同作为输出端；所述开关管（Ｐ３）的衬底并联两个传输管，通过传输管（Ｐ１）连接电源电平（ＶＤＤ），通过传输管（Ｐ２）连接开关管的输入端；所述开关管和传输管的栅极均连接控制端。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱立群，傅建军，罗先才，徐兴明，徐栋，胡燕，
申请(专利权)人：无锡华润矽科微电子有限公司，
类型：发明
国别省市：32[中国|江苏]