降低器件寄生电容的外延层沟槽形貌优化方法技术

本发明专利技术提供一种降低器件寄生电容的外延层沟槽形貌优化方法，将器件中的外延层沟槽设计为弓形形貌；改变弓形形貌的设计参数，以获得多个不同的弓形形貌；分别获取各具有不同弓形形貌外延层沟槽的器件的有效电容；获取各有效电容中对应较低值的弓形形貌为较优形貌，后续的器件的外延层沟槽设计为较优形貌。本发明专利技术可以在不影响外延层对沟道应力及DC(直流信号)性能的前提下降低器件的有效电容，提升器件的AC(交流信号)性能。

【技术实现步骤摘要】

本专利技术涉及半导体，特别是涉及一种降低器件寄生电容的外延层沟槽形貌优化方法。

技术介绍

1、集成电路沿着摩尔定律的趋势发展，不断缩小的工艺特征尺寸可以减小芯片面积，并增强器件性能，但是也对工艺设备以及工艺控制提出更高要求。在当前节点，基于硅材料工艺的器件，其器件速度及性能已接近物理极限，进一步提高性能难度较大。

2、finfet(fin field-effect transistor)，中文名叫鳍式场效应晶体管，一种新的互补式金属氧半导体晶体管。pmos有源区是外延生长的sige材料，sige在pmos沟道产生压应力，提高空穴的迁移率，提高pmos的器件速度，现有技术中的外延层存在寄生电容，从而影响器件的性能。

3、为解决上述问题，需要提出一种新型的降低器件寄生电容的外延层沟槽形貌优化方法。

技术实现思路

1、鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种降低器件寄生电容的外延层沟槽形貌优化方法，用于解决现有技术中外延层存在寄生电容，其难以降低的问题。</p>

2、为实本文档来自技高网...

【技术保护点】

1.一种降低器件寄生电容的外延层沟槽形貌优化方法，其特征在于，至少包括：

2.根据权利要求1所述的降低器件寄生电容的外延层沟槽形貌优化方法，其特征在于：步骤一中的所述外延层形成于形成衬底上。

3.根据权利要求2所述的降低器件寄生电容的外延层沟槽形貌优化方法，其特征在于：步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(SOI)衬底。

4.根据权利要求1所述的降低器件寄生电容的外延层沟槽形貌优化方法，其特征在于：步骤一中的所述弓形形貌的获取方法包括：定义外延层各部分边界与栅极之间的距离，以各所述距离表征所述弓形形貌。

5.根据权利要求4所述的...

【技术特征摘要】

1.一种降低器件寄生电容的外延层沟槽形貌优化方法，其特征在于，至少包括：

2.根据权利要求1所述的降低器件寄生电容的外延层沟槽形貌优化方法，其特征在于：步骤一中的所述外延层形成于形成衬底上。

3.根据权利要求2所述的降低器件寄生电容的外延层沟槽形貌优化方法，其特征在于：步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(soi)衬底。

4.根据权利要求1所述的降低器件寄生电容的外延层沟槽形貌优化方法，其特征在于：步骤一中的所述弓形形貌的获取方法包括：定义外延层各部分边界与栅极之间的距离，以各所述距离表征所述弓形形貌。

5.根据权利要求4所述的降低器件寄生电容的外延层沟槽形貌优化方法，其特征在于：步骤一中以所述外延层上、中、下三部分与所述栅极之间的所述距离表征所述弓形形貌。

6.根据权利要求4所述的降低器件寄生电...

【专利技术属性】
技术研发人员：田薇，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：