【技术实现步骤摘要】
本专利技术涉及半导体器件制造的，特别涉及一种sgt器件制备方法及外延片。
技术介绍
1、mosfet大致可以分为以下几类：平面型mosfet；trench （沟槽型）mosfet，主要用于低压领域；sgt（shielded gate transistor，屏蔽栅沟槽）mosfet，主要用于中压和低压领域；sj-（超结）mosfet，主要在高压领域应用。
2、其中，sgt mosfet结构具有电荷耦合效应，在传统沟槽型mosfet器件pn结垂直耗尽的基础上引入了水平耗尽，在采用同样掺杂浓度的外延材料规格情况下，器件可以获得更高的击穿电压。较深的沟槽深度，可以利用更多的硅体积来吸收eas（energy avalanchestress，雪崩能量测试）能量，所以sgt在雪崩时可以做得更好，更能承受雪崩击穿和浪涌电流。在开关电源，电机控制，动力电池系统等应用领域中，sgt mosfet配合先进封装，非常有助于提高系统的效能和功率密度。
3、低耐压的sgt（100v以下）一般采用单层外延层就可以满足所需的性能，随着耐压的提升，所需的外延层掺杂浓度就越低，若需要达到高耐压，就需要掺杂浓度很低，厚度很厚的外延层，这会造成导通电阻的大幅增大，为了降低导通电阻，通常需要制备多外延层，但这样使得工艺复杂度增大。
4、目前sgt的耐压可以用电场强度曲线延沟槽方向的积分面积来表征，积分面积越大，耐压越高。传统的sgt虽然引入了水平耗尽，但是电场强度的尖峰在阱区与epi（通过外延技术生长的硅）形成的pn结与沟槽底部处，电
技术实现思路
1、基于此，本专利技术的目的是提供一种sgt器件制备方法及外延片，旨在解决现有技术中，由于栅氧化层长期处于高场强条件下，造成性能衰退，导致mos管漏电的增大，甚至是栅氧化层的击穿，严重影响器件可靠性的问题。
2、根据本专利技术实施例当中的一种外延片，用于制备sgt器件，所述外延片包括n型衬底以及沉积于所述n型衬底上的复合层，所述复合层包括依次沉积的第一子层、第二子层、第三子层以及第四子层；
3、其中，所述第一子层、所述第二子层以及所述第四子层均为均匀掺杂磷的外延层，所述第三子层为均匀掺杂硼的外延层，所述第三子层的厚度最小，所述第一子层的厚度为8μm~11μm，所述第二子层的厚度为1μm~3μm，所述第三子层的厚度为0.2μm~0.8μm，所述第四子层的厚度为2μm~5μm；
4、所述第一子层的掺杂浓度为1e14 atoms/cm3~1e15 atoms/cm3，所述第二子层的掺杂浓度为1e16 atoms/cm3~5e16 atoms/cm3，所述第三子层的掺杂浓度为4e16 atoms/cm3~1e17 atoms/cm3，所述第四子层的掺杂浓度为7e15 atoms/cm3~3e16 atoms/cm3。
5、进一步的，所述复合层的生长温度为500℃~700℃。
6、根据本专利技术另一实施例当中的一种sgt器件的制备方法，在上述的外延片的基础上制备，所述方法包括：
7、在所述外延片上刻蚀沟槽，并通过热氧化在所述沟槽内生长第一氧化层，以形成屏蔽栅侧壁的介质层；
8、在生长有氧化层的沟槽内填充屏蔽栅多晶硅，采用cmp技术磨平回刻，后沉积第二氧化层，以形成屏蔽栅多晶硅与栅极之间的隔离；
9、通过热氧化在所述第二氧化层上生长第三氧化层，以形成栅氧化层，后沉积多晶硅，以形成栅极，并采用cmp技术磨平；
10、进行源极的生成，并进行金丝键合，形成电极。
11、进一步的，所述沟槽的深度为5.5μm~6.5μm。
12、进一步的，所述第一氧化层的厚度为5600å~6500å。
13、进一步的，在生长有氧化层的沟槽内填充屏蔽栅多晶硅，采用cmp技术磨平回刻后，屏蔽栅多晶硅与外延片上表面的距离为1.3μm~1.7μm。
14、进一步的，所述第二氧化层的厚度为0.3μm~0.5μm。
15、进一步的，所述第三氧化层的厚度为400å~600å。
16、与现有技术相比：本专利技术提供的一种sgt器件制备方法及外延片，通过在n型衬底上沉积复合层，复合层包括依次沉积的第一子层、第二子层、第三子层以及第四子层；其中，第一子层、第二子层以及第四子层均为均匀掺杂磷的外延层，第三子层为均匀掺杂硼的外延层，第三子层的厚度最小。具体的，采用四层不同掺杂浓度外延的方式，且掺杂磷的外延层与掺杂硼的外延层穿插，有效地调节了电场强度曲线的分布，大大降低了高耐压sgt阱区与epi形成的pn结处的电场强度，从而降低临近的栅氧化层所承受的电场强度，防止由于栅氧化层长期处于高场强条件下造成的性能衰退，导致mos管漏电的增大甚至是栅氧化层的击穿，提高器件的可靠性。
本文档来自技高网...【技术保护点】
1.一种外延片，其特征在于，用于制备SGT器件，所述外延片包括N型衬底以及沉积于所述N型衬底上的复合层，所述复合层包括依次沉积的第一子层、第二子层、第三子层以及第四子层；
2.根据权利要求1所述的外延片，其特征在于，所述复合层的生长温度为500℃~700℃。
3.一种SGT器件制备方法，其特征在于，在权利要求1至2中任一项所述的外延片的基础上制备，所述方法包括：
4.根据权利要求3所述的SGT器件制备方法，其特征在于，所述沟槽的深度为5.5μm~6.5μm。
5.根据权利要求3所述的SGT器件制备方法，其特征在于，所述第一氧化层的厚度为5600Å~6500Å。
6.根据权利要求3所述的SGT器件制备方法，其特征在于，在生长有氧化层的沟槽内填充屏蔽栅多晶硅，采用CMP技术磨平回刻后，屏蔽栅多晶硅与外延片上表面的距离为1.3μm~1.7μm。
7.根据权利要求3所述的SGT器件制备方法，其特征在于，所述第二氧化层的厚度为0.3μm~0.5μm。
8.根据权利要求3所述的SGT器件制备方法，其特征在于，
...【技术特征摘要】
1.一种外延片，其特征在于，用于制备sgt器件，所述外延片包括n型衬底以及沉积于所述n型衬底上的复合层，所述复合层包括依次沉积的第一子层、第二子层、第三子层以及第四子层；
2.根据权利要求1所述的外延片，其特征在于，所述复合层的生长温度为500℃~700℃。
3.一种sgt器件制备方法，其特征在于，在权利要求1至2中任一项所述的外延片的基础上制备，所述方法包括：
4.根据权利要求3所述的sgt器件制备方法，其特征在于，所述沟槽的深度为5.5μm~6.5μm。
5.根...
【专利技术属性】
技术研发人员：余快，杜天伦，
申请(专利权)人：江西萨瑞微电子技术有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。