实现多核处理器ＥＪＴＡＧ可调试性的装置及系统制造方法及图纸

本发明专利技术公开了一种实现多核处理器ＥＪＴＡＧ可调试性的装置及系统，所述系统包括外部调试主机、片上调试总线、多核处理器、及控制装置，该控制装置包括：用于接收外部调试主机的调试指令的调试指令输入接口模块，用于储存调试指令信息的数据寄存器模块，用于指示当前操作状态的有限状态机，用于依据调试指令的信息及有限状态机指示的当前控制状态生成对应处理器的ＥＪＴＡＧ？ＴＡＰ控制器的信息的控制信息生成模块，用于与各个处理器的ＥＪＴＡＧ？ＴＡＰ控制器之间的总线连接的多核处理器接口模块，用于将数据寄存器模块中的调试指令的信息发送至片上调试总线的片上调试总线处理模块。

【技术实现步骤摘要】

本专利技术涉及一种处理器可调试性装置及系统，尤其涉及一种实现多核处理器 EJTAG可调试性的装置及系统。
技术介绍
EJTAG技术是一种基于IEEE 1149.1 JTAG(Joint Test Action Group,联合测试 行为组织)标准的处理器测试技术。实现在处理器中的EJTAG TAP (Test Access Port，测 试访问口)接收外部调试主机串行输入的指令和数据，进行对处理器的测试功能。当前， EJTAG技术已经被龙芯系列处理器所使用，是处理器调试的重要组成部分，但是在多核处理 器中，如何对特定的一个或多个处理器的EJTAG TAP控制器做出控制，仍然存在一些问题。 修改EJTAG技术的指令长度并不是可行的方法。 当前大多数的实现都是将多个EJTAG TAP控制器按照链式连接，进行链式扫描； 也有一些实现是通过一条外部线路输入一个值来选择处理器号。但是前一种方法在对单个 处理器进行EJTAG操作时相对较慢，后一种方法需要额外的输入线路，不符合JTAG标准所 述的TCK (测试时钟输入)、TMS (测试模式选择)、TDI (测试数据输入)、TDO (测试数据输 出)和可选的TRST(测试复位)这5根线的接口，致使外部调试主机需要做硬件改动。因 此，就需要一个较快而又标准的方法来对多核处理器中每个处理器的EJTAG TAP控制器进 行控制。
技术实现思路
本专利技术针对现有技术的缺陷，提供一种允许外部调试主机发送的调试指令控制多 核处理器中特定的CPU内的EJTAG TAP控制器，从而实现多核处理器EJTAG可调试性的装 置及系统。 本专利技术所述的实现多核处理器EJTAG可调试性的装置，用于连接多核处理器与外 部调试主机，包括 调试指令输入接口模块，用于与符合IEEE 1149.1 JTAG标准的外部调试主机连 接，并接收外部调试主机的调试指令，所述调试指令包含选择相应CPU中的EJTAG TAP控制 器的信息以及对应的调试数据信息； 数据寄存器模块，用于储存上述调试指令的信息； 有限状态机，用于指示当前的操作状态； 控制信息生成模块，用于依据调试指令的信息及有限状态机指示的当前控制状 态，生成对应CPU的EJTAG TAP控制器的信息； 多核处理器接口模块，用于与各个处理器的EJTAG TAP控制器之间的总线连接； 以及， 片上调试总线处理模块，用于将数据寄存器模块中的调试指令的信息发送至片上 调试总线。 本专利技术所述实现多核处理器EJTAG可调试性的系统，包括外部调试主机、片上调 试总线、以及多核处理器，还包括控制装置，所述控制装置设置于多核处理器与外部调试主 机之间，其包括 调试指令输入接口模块，用于与符合IEEE 1149.1 JTAG标准的外部调试主机连 接，并接收外部调试主机的调试指令，所述调试指令包含选择相应CPU中的EJTAG TAP控制 器的信息以及对应的调试数据信息； 数据寄存器模块，用于储存上述调试指令的信息； 有限状态机，用于指示当前的操作状态； 控制信息生成模块，用于依据调试指令的信息及有限状态机指示的当前控制状 态，生成对应CPU的EJTAG TAP控制器的信息； 多核处理器接口模块，用于与各个处理器的EJTAG TAP控制器之间的总线连接； 以及， 片上调试总线处理模块，用于将数据寄存器模块中的调试指令的信息发送至片上 调试总线。 本专利技术所述的装置中，所述数据寄存器模块包括用于指定欲调试的EJTAG TAP控 制器所在的CPU的CPUNO寄存器、用于指定是否控制通过CPUNO数据寄存器指定的EJTAG TAP控制器的控制寄存器、以及用于生成片上调试总线信息的数据寄存器、地址寄存器、写 屏蔽寄存器、读写指示寄存器。其中，所述CPUNO寄存器指定多个CPU中的一个，或者将多 个CPU中的EJTAG TAP控制器使用链式连接。 本专利技术所述的装置中，还包括用于指定数据寄存器模块中各寄存器的指令寄存 器、以及将指令寄存器的指令信息翻译为对对应寄存器进行选择的信息的译码模块，所述 控制信息生成模块依据译码模块翻译的信息选择对应的寄存器。 本专利技术所述的装置中，所述控制信息生成模块生成送往每个EJTAG TAP控制器的 TDI和TMS信号，以及处理从各个EJTAG TAP控制器来的TDO信号。 本专利技术中，所述外部调试主机只需输入对应于各个欲操作的处理器的编码，就可 实现对各对应处理器EJTAG TAP控制器的选择与控制，而不必如现有技术中必须进行链式 扫描或增设外部线路来实现，大大提供了调试的效率；同时，本专利技术所述的装置及系统还增 加了外部调试主机和片上调试总线交流的功能，真正实现了多核处理器EJTAG可调试性。附图说明 图1为包含本专利技术所述实现多核处理器EJTAG可调试性的装置及应用该装置的系 统的结构示意图； 图2为本专利技术所述实现多核处理器EJTAG可调试性的装置及系统的连线示意图； 图3为本专利技术所述实现多核处理器EJTAG可调试性的装置的另一种示意图； 图4为本专利技术所述装置对外部调试主机发出的命令的处理流程示意图； 图5为EJTAG控制信号的生成逻辑示意图； 图6为进行EJTAG调试的状态转移示意图。具体实施例方式下面结合附图对本专利技术做进一步说明，以使本领域普通技术人员参照本说明书后 能够据以实施。 图1所示为实现多核处理器EJTAG可调试性的系统的结构示意图。如图1中所示 的，本专利技术中所述系统包括外部调试主机、片上调试总线、多核处理器、以及在所述多核处 理器与外部调试主机之间设置有装置(即后述的实现多核处理器EJTAG可调试性的装置)。 本实施例中以连接8个处理器为例。所述装置与外部调试主机通过标准JTAG通道连接，和 多核处理器的连接包括通向8个处理器的JTAG通道和通向片上调试网络的总线。具体连 线可如图2所示。 如图3所示，本专利技术中，所述实现多核处理器EJTAG可调试性的装置包括调试指 令输入接口模块、数据寄存器模块、有限状态机、控制信息生成模块、多核处理器接口模块、 以及片上调试总线处理模块。 具体来说，所述调试指令输入接口模块与符合IEEE 1149.1 JTAG标准的外部调试 主机连接，其包含了 TCK、 TMS、 TDI、 TD0以及可选的TRST接口 ，该调试指令输入接口模块接 收外部调试主机的调试指令。所述的调试指令包含了选择具体哪一个CPU中的EJTAG TAP 控制器的信息，以及对该EJTAG TAP控制器采取如何调试方式的调试数据信息。 所述数据寄存器模块用于储存上述符合IEEE 1149.1 JTAG标准的调试指令的信 息，该数据寄存器模块可按自定义数量和位长进行设置。所述数据寄存器可具体包括用于 指定欲调试的EJTAG TAP控制器所在的CPU的CPUNO寄存器、用于指定是否控制通过CPUNO 数据寄存器指定的EJTAG TAP控制器的控制寄存器、以及用于生成片上调试总线信息的数 据寄存器、地址寄存器、写屏蔽寄存器、读写指示寄存器。所述CPUNO寄存器可指定多个CPU 中的一个，或者将多个CPU中的EJTAG TAP控制器使用链式连接。 所述有限状态机，用于指示当前的操作状态。 所述控制信息生成模块，用于依据调试指令本文档来自技高网...

【技术保护点】
一种实现多核处理器ＥＪＴＡＧ可调试性的装置，用于连接多核处理器与外部调试主机，其特征在于，包括：调试指令输入接口模块，用于与符合ＩＥＥＥ１１４９．１ＪＴＡＧ标准的外部调试主机连接，并接收外部调试主机的调试指令，所述调试指令包含选择相应ＣＰＵ中的ＥＪＴＡＧＴＡＰ控制器的信息以及对应的调试数据信息；数据寄存器模块，用于储存上述调试指令的信息；有限状态机，用于指示当前的操作状态；控制信息生成模块，用于依据调试指令的信息及有限状态机指示的当前控制状态，生成对应ＣＰＵ的ＥＪＴＡＧＴＡＰ控制器的信息；多核处理器接口模块，用于与各个处理器的ＥＪＴＡＧＴＡＰ控制器之间的总线连接；以及，片上调试总线处理模块，用于将数据寄存器模块中的调试指令的信息发送至片上调试总线。

【技术特征摘要】
一种实现多核处理器EJTAG可调试性的装置，用于连接多核处理器与外部调试主机，其特征在于，包括调试指令输入接口模块，用于与符合IEEE 1149.1JTAG标准的外部调试主机连接，并接收外部调试主机的调试指令，所述调试指令包含选择相应CPU中的EJTAG TAP控制器的信息以及对应的调试数据信息；数据寄存器模块，用于储存上述调试指令的信息；有限状态机，用于指示当前的操作状态；控制信息生成模块，用于依据调试指令的信息及有限状态机指示的当前控制状态，生成对应CPU的EJTAG TAP控制器的信息；多核处理器接口模块，用于与各个处理器的EJTAG TAP控制器之间的总线连接；以及，片上调试总线处理模块，用于将数据寄存器模块中的调试指令的信息发送至片上调试总线。2. 如权利要求1所述的装置，其特征在于，所述数据寄存器模块包括用于指定欲调试的EJTAG TAP控制器所在的CPU的CPUN0寄存器、用于指定是否控制通过CPUNO数据寄存器指定的EJTAG TAP控制器的控制寄存器、以及用于生成片上调试总线信息的数据寄存器、地址寄存器、写屏蔽寄存器、读写指示寄存器。3. 如权利要求2所述的装置，其特征在于，所述CPUNO寄存器指定多个CPU中的一个，或者将多个CPU中的EJTAG TAP控制器使用链式连接。4. 如权利要求2所述的装置，其特征在于，还包括用于指定数据寄存器模块中各寄存器的指令寄存器、以及将指令寄存器的指令信息翻译为对对应寄存器进行选择的信息的译码模块，所述控制信息生成模块依据译码模块翻译的信息选择对应的寄存器。5. 如权利要求1所述的装置，其特征在于，所述控制信息生成模块生成送往每个TJTAGTAP控制器的TDI和TMS信号，以及处理从各个EJTAG TAP控制器来的TDO信号。6. —种实现多核处理器EJTAG可调试性的...

【专利技术属性】
技术研发人员：胡伟武，吴瑞阳，钱诚，陈云霁，
申请(专利权)人：北京龙芯中科技术服务中心有限公司，
类型：发明
国别省市：11[中国|北京]