共享一片程序存储器的双处理器控制系统和方法技术方案

本发明专利技术提供一种共享单存储器的双处理器控制系统，包括：复位单元，用于向第一处理器发送第一复位信号以对其进行复位；存储器，存储用于第一处理器和第二处理器的程序；第一处理器，在接收到复位单元的第一复位信号后，通过其串行外设接口ＳＰＩ对存储器进行存取以读取程序，并在完成对存储器的存取之后，将串行外设接口置为高阻状态，并向第二处理器输出第二复位信号；以及第二处理器，响应于来自第一处理器的第二复位信号，通过其串行外设接口对存储器进行存取以读取程序。

【技术实现步骤摘要】

本专利技术涉及一种控制系统中微处理器与存储器之间的架构设计。具体指 的是两片微处理器共享一片存储器的架构设计。
技术介绍
在通用控制系统中， 一 片微处理器通常用 一 片存储器存储系统的应用程 序，而两片微处理器则需要两片存储器存储各自的应用程序，其结构如图1 所示。图1示出了传统的双处理器和双存储器的架构设计。在图1中，处理器1和处理器2分别利用两片存储器1和2来存储其各自的应用程序。由于处理器1和处理器2分别使用各自的存储器。因此，成本较高，浪 费印制板空间，并且难于维护。
技术实现思路
针对现有技术的上述问题提出本专利技术，本专利技术用两片专用微处理器共享 一片带SPI ( Serial Peripheral Interface )接口的存储芯片，这样，也可以实现 两片微处理器使用同 一个应用程序的设计。本专利技术提供一种共享单存储器的双处理器控制系统，包括复位单元， 用于向第一处理器发送第一复位信号以对其进行复位；存储器，存储用于第 一处理器和第二处理器的程序；第一处理器，在接收到复位单元的第一复位 信号后，通过其串行外设接口 SPI对存储器进行存取以读取程序，并在完成 对存储器的存取之后，将串行外设接口置为高阻状态，并向第二处理器输出 第二复位信号；以及第二处理器，响应于来自第一处理器的第二复位信号，本专利技术还提供一种共享单存储器的双处理器控制方法，包括向第一处 理器发送第一复位信号以对其进行复位；在接收到第一复位信号后，第一处理器通过串行外设接口对存储器进行存取以读取程序，并在完成对存储器的 存取之后，将串行外设接口置为高阻状态，并向第二处理器输出第二复位信号；以及响应于来自第一处理器的第二复位信号，通过第二处理器的串行外设接口对存储器进行存取以读取程序。在根据本专利技术的共享单存储器的双处理器控制系统和方法中，由于两片 处理器共享一片存储器，因而能够节省成本，节省所占用的印制板空间，利 于整个系统的小型化设计。此外，由于两个处理器使用同一固件版本，因而 便于维护，节约人力。附图说明通过结合附图对本专利技术的优选实施例进行详细描述，本专利技术的上述和其 他目的、特性和优点将会变得更加清楚，其中相同的标号指定相同结构的单元，并且在其中图1示出了传统的双处理器和双存储器的构架；图2示出了根据本专利技术的共享单存储器的双处理器控制系统的框图3示出了根据本专利技术的共享单片EEPROM或FLASH存储器的双处理 器控制系统的具体电路图；以及图4示出了根据本专利技术的共享单存储器的双处理器控制方法的流程图。具体实施例方式下面将参照示出本专利技术实施例的附图充分描述本专利技术。然而，本专利技术可 以以许多不同的形式实现，而不应当认为限于这里所述的实施例。相反，提 供这些实施例以便使本公开透彻且完整，并且将向本领域技术人员充分表达 本专利技术的范围。在附图中，为了清楚起见放大了组件。应当理解，尽管这里可以使用术语第一、第二、第三等描述各个元件、组件和/或部分，〗旦这些元件、组件和/或部分不受这些术语限制。这些术语4叉 仅用于将元件、组件或部分相互区分开来。因此，下面讨论的第一元件、组 件或部分在不背离本专利技术教学的前提下可以称为第二元件、组件或部分。图2示出了根据本专利技术的共享单存储器的双处理器控制系统的框图。在 图2中，两片处理器共同使用一片存储器来存储程序，该处理器和该存储器都具有SPI接口。如图2所示，该设计用一片存储器来存储系统执行程序，存储器与两片 微处理器之间通过SPI总线通信。本专利技术的控制系统包括复位单位l、处理器2、处理器3和存储器4。 复位单元1与处理器2连接，复位单元1将复位信号输出到处理器2，以对 处理器2执行复位操作。而处理器3的复位由处理器2输出的复位信号来控制。在接收到复位单元1的复位信号之后，处理器2先通过SPI总线从存储 器3中调入执行程序进入它的内部RAM中，然后处理器2通过固件将它的 SPI接口置为高阻状态，释放SPI总线，同时发出复位信号给处理器3使其复位。在处理器3被复位后，处理器3启动SPI总线与存储器4之间的通信， 从存储器4内读出系统执行程序，并将程序代码存储在它的内部RAM中， 存储结束后，通过固件将SPI接口置为高阻，释放出SPI总线。这里，处理器2和处理器3可以调用存储器4中的相同的系统执行程序。 至此，两片微处理器2和3将从各自的内部RAM中读取系统执行程序 以执行应用。下面，以两片专用微处理器芯片XCEL为例进行说明，但本领域技术人 员应该明白，本专利技术也适用于其他带有SPI接口的处理器芯片。图3示出了根据本专利技术的共享单片EEPROM或FLASH存储器的双处理 器控制系统的具体电路图。这里，以例如EEPROM或者FLASH存储器为例 进行说明。但本领域技术人员应该理解，其他带有SPI接口的存储器也可适 用于本专利技术。如图3所示，EEPROM或者FLASH 4的SPI接口由SDI(串行数据输入)， SDO (串行数据输出)，SCLK (串行移位时钟)，CS (从使能信号)四种信 号构成。处理器XCEL 2和处理器XCEL 3的SPI接口有4个信号MOSI:主出/ 从入、MISO:主入/从出、SCK:串行时钟、和SCS:从属选择。EEPROM或者FLASH 4的SDO端口向处理器XCEL的MISO端口输出 信号，EEPROM或者FLASH 4的SDI端口接收来自处理器XCEL 2和3的 MOSI端口的输入。处理器XCEL 2和3的SCK和SCS端口分别与EEPROM和CS端口进行通信。在处理器XCEL 2接收到上电复位单元1的复位信号时，启动SPI接口 与EEPROM或者FLASH 4进行通信。处理器XCEL 2从EEPROM或者FLASH 4读取系统执行程序，并将其存入内部RAM。然后处理器XCEL2通过固件 将它的SPI接口置为高阻状态，释放SPI总线，同时发出复位信号给处理器 XCEL3使其复位。在处理器XCEL 3接收到来自处理器XCEL2的复位信号后，处理器 XCEL 3启动SPI总线与EEPROM或者FLASH 4之间的通信，从EEPROM 或者FLASH 4内读出系统执行程序，并将程序代码存储在它的内部RAM中， 存储结束后，通过固件将SPI接口置为高阻，释放出SPI总线。至此，两片处理器XCEL 2和3将从各自的内部RAM中读取系统执行 程序以执行应用。图4示出了根据本专利技术的共享单存储器的双处理器控制方法的流程图。 如图4所示，在步骤Sl,向第一处理器发送复位信号以对第一处理器进 行复位。在步骤S2，该第一处理器通过SPI接口与存储器进行通信，以从存 储器读取程序。在步骤S3，该第一处理器将SPI置为高阻状态，并向第二处 理器发送复位信号。在步骤S4，在第二处理器接收到复位信号后，通过第二 处理器的串行外设接口对存储器进行存取以读取程序。在步骤S5，将第二处 理器的SPI接口置为高阻，并释放出SPI总线。虽然结合目前被认为是最实际和最优的实施例描述了本专利技术，但本领域 技术人员应当理解本专利技术不限于所公开的实施例，相反，本专利技术旨在覆盖所 附权利要求的精神和范畴之内包括的各种各样的修改和等价结构。本文档来自技高网...

【技术保护点】
一种共享单存储器的双处理器控制系统，包括：　复位单元，用于向第一处理器发送第一复位信号以对其进行复位；　存储器，存储用于第一处理器和第二处理器的程序；　第一处理器，在接收到复位单元的第一复位信号后，通过其串行外设接口ＳＰＩ 对存储器进行存取以读取程序，并在完成对存储器的存取之后，将串行外设接口置为高阻状态，并向第二处理器输出第二复位信号；以及　第二处理器，响应于来自第一处理器的第二复位信号，通过其串行外设接口对存储器进行存取以读取程序。

【技术特征摘要】
1. 一种共享单存储器的双处理器控制系统，包括复位单元，用于向第一处理器发送第一复位信号以对其进行复位；存储器，存储用于第一处理器和第二处理器的程序；第一处理器，在接收到复位单元的第一复位信号后，通过其串行外设接口SPI对存储器进行存取以读取程序，并在完成对存储器的存取之后，将串行外设接口置为高阻状态，并向第二处理器输出第二复位信号；以及第二处理器，响应于来自第一处理器的第二复位信号，通过其串行外设接口对存储器进行存取以读取程序。2. 如权利要求1所述的控制系统，其中所述存储器具有串行外设接口。3. 如权利要求2所述的控制系统，其中所述存储器是EEPROM或 FLASH。4. 如权利要求3所述的控制系统，其中用于第一处理器和第二处理器的 程序可以是同 一 系统执行程序。5. 如权利要求4所述的控制系统，其中第一处理器和第二处理器将从存 储器读取的所述系统执行程序分别存储在其各自的RAM中。6. 如权利要求5所述的控制系统，其中第一处理器和第二处理器从各自 的...

【专利技术属性】
技术研发人员：杰勒德戈梅兹，陈振波，梅雪，埃米莉托里斯，
申请(专利权)人：施耐德电器工业公司，
类型：发明
国别省市：FR[法国]