信息处理系统技术方案

一种信息处理系统，包括：动态随机存取存储器；与所述动态存取存储器协作用于信息处理的处理器；以及含有寿命评估设备的嵌入式诊断模块，所述寿命评估设备包括：定时器，用于测量在将数据输入到存储器设备之后的经过时间；读取控制器，用于当所述经过时间达到预定时间时从所述存储器设备读取数据；以及评估器，用于基于由所述读取控制器读取的数据中错误的存在与否和所述经过时间来评估所述存储器设备的寿命。

【技术实现步骤摘要】

这里讨论的实施例的一方面涉及信息处理系统。
技术介绍
DRAM(动态随机存取存储器)是易失性存储器，并具有在存储器单元的电容器中 存储信息的结构。因此，在将数据写入单元之后经过一段时间，电荷将泄露，并且信息将丢 失。因此，在固定时间内刷新在其中写入的数据。 例如，对于512Mbit的DDR SDRAM保证的数据保留时间通常是64ms，并且为了保持 数据，需要在64ms内对于32768个行(ROW)执行刷新操作。 此外，半导体器件(例如DRAM)具有有限的用以承载电流的寿命，并且它们的功能 性特征在电流承载时间增加时降级。最后，半导体器件将变得不能够满足保证的标准值，并 达到它们寿命的结束。 与DRAM的降级相关的特征之一是数据保留时间。在DRAM开始承载电流之后，对于 它们的数据保留时间的保证标准值，DRAM具有足够的余量；然而，随着电流承载时间增加， 余量将变小，并且当DRAM的数据保留时间变得小于保证标准值时，DRAM达到它们寿命的结 束。 与本专利技术相关的现有技术包括在如下专利文档中公开的技术。因此，日本专利特 开No. 06-333387公开这样一种技术，即用于DRAM的刷新时段监视电路基于刷新时段决定 单元的决定结果来执行刷新周期选择。日本专利特开No. 2002-269979讨论这样一种技术， 即包含多个存储器单元的半导体衬底通过监视信息保持电压来执行存储器单元的刷新时 段设置。日本专利特开No. 2007-48347讨论这样一种技术，即包含存储器单元阵列的数据 记录设备以小于数据保持时间的时间间隔来执行刷新。
技术实现思路
有鉴于此，本专利技术的目的一方面在于评估在计算机系统上由数据不一致引起的错 误发生之前的DRAM的寿命，并通知计算机系统的管理员。—种信息处理系统，包括动态随机存取存储器；与所述动态存取存储器协作用于信息处理的处理器；以及含有寿命评估设备的嵌入式诊断模块，所述寿命评估设备包括定时器，用于测量在将数据输入到存储器设备之后的经过时间；读取控制器，用于当所述经过时间达到预定时间时从所述存储器设备读取数据；以及评估器，用于基于由所述读取控制器读取的数据中错误的存在与否和所述经过时间来评估所述存储器设备的寿命。 本专利技术的目的和优点可通过在权利要求中特定指出的要素(element)和组合来实现和获得。 可理解，以上概括性描述和以下详细描述是示例性和说明性的，并非对于权利要 求中所主张的本专利技术的限制。附图说明 图1是寿命评估设备的示意图； 图2是寿命评估设备的功能框图； 图3是存储器模块的示意图； 图4是寿命评估方法的视图； 图5是示出初始保留时间的登记处理的图； 图6是示出寿命的评估处理的图； 图7是刷新处理的视图； 图8是示出存储器控制部中的刷新操作的视图； 图9是示出刷新操作的另一实例的图； 图10是示出刷新操作的又另一实例的图； 图11是示出如何向显示设备输出警报消息的视图； 图12是示出如何向预定IP地址输出警报消息的视图； 图13是示出如何向预定电子邮件地址输出警报消息的视图； 图14是根据实施例2的寿命评估方法的视图； 图15是示出根据实施例2的如何评估寿命的视图；以及 图16是示出根据实施例3的如何改变测量间隔的视图。具体实施例方式如上所述，当DRAM达到它们寿命的结束时需要替换。然而，由于仅在计算机系统 上检测到由数据不一致引起的错误之后才会替换，所以计算机系统的可靠性可能暂时降 低。 以下，将参照附图描述本专利技术的实施例。 图1示出根据本专利技术的存储器的寿命评估设备，图2是寿命检测设备的功能框图。 如图l所示，寿命评估设备1是包含存储器模块14(其用作主存储装置)和CPU 13(其用作中央算术单元)的信息处理系统(计算机)。根据本专利技术的存储器模块14包括 DRAM 141和SPD(串行存在检测)ROM 142。在存储器模块14中的易失性存储器不仅限于 DRAM，还可以是其数据保留时间随着电流承载时间而变短的任意易失性存储器。 寿命评估设备l还包括CPU 13 ;芯片组(北桥)ll，用于向存储器模块14等提供 高速通信和控制功能；和芯片组(南桥)12，其连接至芯片组11。芯片组ll包括图形电路， 并在连接至图形电路的显示设备15上显示CPU 13的处理结果等。 此外，寿命评估设备1包括系统定时器17，用于基于从实时时钟获得的时间计算 当前日期和时间；和USB/PCI接口 18，用于与USB兼容设备或PCI总线兼容设备对接。此 外，寿命评估设备1还包括通信控制部，例如LAN接口 16，用于与网络板对接并允许与外部 设备通信。此外，寿命评估设备l包括二级存储装置(存储部)10;和BI0S ROM 19，用于 存储控制与外部设备的基础输入/输出操作的程序组(BIOS)和寿命评估程序。 根据本专利技术的二级存储装置10是连接至芯片组12的磁存储设备，其中安装有操 作系统(OS)和应用软件。 CPU 13从BIOS ROM 19或存储部10适当地读取和执行程序，例如BI0S、 0S、和寿5命评估程序，并处理从USB/PCI接口 18、控制部(在该实施例中为LAN接口 16)等输入的信息以及从二级存储装置(存储部)10读取的信息。因此，CPU 13还用作定时部21、读取控制部22、寿命评估部23、警报部24、刷新指令部25、和写入部26。 CPU 13作为定时部21测量在将数据输入到存储器模块14之后经过的时间。由于根据本专利技术的存储器模块14是DRAM，所以在将数据写入存储器模块14之后周期性地刷新数据。此外，当读取数据时，将每个单元的电荷恢复至固定电平。因此，在输入数据之后经过的时间表示在最后一次写入、读取、或刷新数据之后经过的时间。 CPU 13作为读取控制部22发送读取命令以及要访问存储器模块14的地址，以及从存储器模块14中的地址读取数据。当测量存储器模块14的寿命时，读取控制部22根据定时部21在预定的经过时间控制读取数据。 CPU 13作为寿命评估部23基于在所读取数据中错误的存在与否和经过时间来评估存储器模块14的寿命。在该实施例中，通过比较写入数据与读取数据来确定错误的存在与否。当数据匹配时，确定不存在错误；当数据不匹配时，确定存在错误。除了该方法之外，可通过将数据以及检查位写入要测量的存储器单元的行来确定错误的存在与否。在这种情况下，当数据和检查位一致时确定错误不存在；当它们不一致时，确定存在错误。 CPU 13作为警报部24在接近寿命的结束时或在达到寿命的结束时向预定的输出目的地输出警报消息。在该实施例中，预定的输出目的地包括例如显示设备15、预定IP地址、预定电子邮件地址、或二级存储装置(存储部)io。 CPU 13作为刷新指令部25周期性地向存储器模块14发送刷新指令，以执行刷新操作。 CPU 13作为写入部26向存储器模块14发送写入命令以及数据，以写入数据。 根据本实施例的寿命评估设备1是通过CPU 13执行寿命评估程序和通过软件实现上述部21至部26的功能的设备；然而，寿命评估设备1不限于此，并且可以是包括被设计用作定时部21、读取控制部22、寿命评估部23、警报部24、刷新指令部25、或写入部26的电子电路(硬件)的电子设备。 图3是存储本文档来自技高网...

【技术保护点】
一种信息处理系统，包括：动态随机存取存储器；与所述动态存取存储器协作用于信息处理的处理器；以及含有寿命评估设备的嵌入式诊断模块；所述寿命评估设备包括：定时器，用于测量在将数据输入到存储器设备之后的经过时间；读取控制器，用于当所述经过时间达到预定时间时从所述存储器设备读取数据；以及评估器，用于基于由所述读取控制器读取的数据中错误的存在与否和所述经过时间来评估所述存储器设备的寿命。

【技术特征摘要】
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【专利技术属性】
技术研发人员：春日和则，目崎义宪，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]