本发明专利技术公开一种电连接器及电子组装件。该电子组装件包括一电路板及一电连接器。电路板具有相对的第一表面及第二表面。电连接器包括一金属壳体、一绝缘座体、多个第一接脚及多个第二接脚。绝缘座体连接于金属壳体。第一接脚配置于绝缘座体且焊接至第一表面。第一接脚包括一对第一差动信号接脚、一对第二差动信号接脚及一位于这对第一差动信号接脚及这对第二差动信号接脚之间的第一接地接脚。第二接脚配置于绝缘座体且焊接至第二表面。第二接脚包括一电源接脚、一第二接地接脚及一对位于电源接脚及第二接地接脚之间的第三差动信号接脚。
【技术实现步骤摘要】
本专利技术涉及一种电连接器及具有其的电子组装，且特别是涉及一种适用于通用串行总线架构的电连接器及具有其的电子组装。
技术介绍
通用串行总线3. 0 (Universal Serial Bus 3. 0 ;USB 3. 0)是一种从USB 2. 0所发展出来的信号传输规格，其传输速率可达到5G bps，而传统USB 2.0的传输速率则仅有480M bps。 USB 3. 0电连接器可相容于USB 2. 0电连接器，意即USB 3. O采用了与USB 2.0相同的电连接器结构，并增加了数根用来提供USB 3.0功能的接脚。因此，在基于USB 2.0的电连接器结构下，需要提出USB 3. 0电连接器结构，以符合需求。
技术实现思路
本专利技术的目的在于提出一种电连接器，以解决上述问题。 本专利技术的目的是这样实现的，即提出一种电连接器，适于安装至一电路板。电路板具有相对的一第一表面及一第二表面。电连接器包括一金属壳体、一绝缘座体、多个第一接脚及多个第二接脚。绝缘座体连接于金属壳体。这些第一接脚配置于绝缘座体且焊接至第一表面，其中这些第一接脚包括一对第一差动信号接脚、一对第二差动信号接脚及一第一接地接脚。第一接地接脚位于这对第一差动信号接脚及这对第二差动信号接脚之间。这些第二接脚配置于绝缘座体且焊接至第二表面，其中这些第二接脚包括一电源接脚、一第二接地接脚及一对第三差动信号接脚。这对第三差动信号接脚位于电源接脚及第二接地接脚之间。 本专利技术提出一种电子组装件，包括一电路板及一电连接器。电路板具有相对的一第一表面及一第二表面。电连接器包括一金属壳体、一绝缘座体、多个第一接脚及多个第二接脚。绝缘座体连接于金属壳体。这些第一接脚配置于绝缘座体且焊接至第一表面，其中这些第一接脚包括一对第一差动信号接脚、一对第二差动信号接脚及一第一接地接脚。第一接地接脚位于这对第一差动信号接脚及这对第二差动信号接脚之间。这些第二接脚配置于绝缘座体且焊接至第二表面，其中这些第二接脚包括一电源接脚、一第二接地接脚及一对第三差动信号接脚。这对第三差动信号接脚位于电源接脚及第二接地接脚之间。 为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。附图说明 图1为本专利技术一实施例的包含电连器的电子组装件的立体 图2为图1的电子组装件的部分构件立体 图3为图1的电子组装件于另一视角的立体 图4为图3的电子组装件的部分构件立体 图5为图1的电子组装件于又一视角的立体图； 图6为图5的电子组装件的部分构件立体图； 图7为图1的电子组装件的部分构件剖视图； 图8为图4的电子组装件的局部俯视示意图。 主要元件符号说明 100:电子组装件 110:电路板 110a:第一表面 110b:第二表面 112:第一线路 114:第二线路 115、118:参考平面 116、117、119 :导电孔 120:电连接器 122 :金属壳体 124 :绝缘座体 126 :第一接脚 126a :第一差动信号接脚 126b :第二差动信号接脚 126c :第一接地接脚 128 :第二接脚 128a:电源接脚 128b :第二接地接脚 128c :第三差动信号接脚 130 :控制芯片具体实施例方式本专利技术所提出的电子组装件及其电连接器可适用于USB 3.0架构，相较于USB 2.0及USB 3.0电连接器，增加了五根接脚，其中四根接脚用于一传送差动信号对(transmitting differential signal pair)及 一 接收差动信号对(receivingdifferential signal pair)，而第五根接脚则用于接地功能。特别说明的是，一般配置于装置端(device)的USB电连接器又有公头(plugconnector)之称；配置于主机端(host)的USB电连接器又有母头(Rec印tacleconnector)之称。以下详细说明本专利技术的电连接器。 图1为本专利技术一实施例的包含电连接器的电子组装件的立体图。图2为图1的电子组装件的部分构件立体图。请参考图1及图2，本实施例的电子组装件100包括一电路板IIO(仅绘示电路板IIO的局部)及一电连接器120，其中电连接器120例如是配置于装置端，又有公头之称。电连接器120包括一金属壳体122、一连接于金属壳体122的绝缘座体124、多个配置于绝缘座体124的第一接脚126及多个配置于绝缘座体124的第二接脚128。 第一接脚126包括一对第一差动信号接脚126a、一对第二差动信号接脚126b及一第一接地接脚126c，其中第一接地接脚126c位于这对第一差动信号接脚126a及这对第二差动信号接脚126b之间。第二接脚128包括一电源接脚128a、一第二接地接脚128b及一对第三差动信号接脚128c，其中这对第三差动信号接脚128c位于电源接脚128a及第二接地接脚128b之间。 在本实施例中，这对第一差动信号接脚126a为USB 3.0架构中的一对传送(Transmitting)差动信号接脚Tx+及Tx—，第二差动信号接脚126b为USB3. 0架构中的一对接收(Receiving)差动信号接脚Rx+及Rx—，而第三差动信号接脚128c为USB 3. 0架构中支援USB 1. 0架构或USB 2. 0架构的一对传送/接收差动信号接脚D+及D—。 图3为图1的电子组装件于另一视角的立体图。图4为图3的电子组装件的部分构件立体图。图5为图1的电子组装件于又一视角的立体图。图6为图5的电子组装件的部分构件立体图。请参考图3至图6，电路板110具有相对的一第一表面110a(标示于图3及图4)及一第二表面110b (标示于图5及图6)，这些第一接脚126焊接至电路板110的第一表面llOa，且这些第二接脚128焊接至电路板110的第二表面110b。 图7为图1的电子组装件的部分构件剖视图。请参考图7，在本实施例中，电子组装件100更包括一安装至第一表面110a的控制芯片130，其中控制芯片130例如是用来控制记忆体(如反及闸快闪记忆体(應D Flash))(未绘示)的存取。此外，电路板110包括一配置于第一表面110a的第一线路112及一配置于第二表面110b的第二线路114 ;在本实施例中，假设第一线路112和第二线路114位于不同剖面，故图7中第二线路114以虚线绘示。控制芯片130焊接至第一线路112。这些第一接脚126焊接至第一线路112，并经由第一线路112而电连接至控制芯片130。这些第二接脚128焊接至第二线路114，并经由第二线路114而电连接至控制芯片130。 在本实施例中，电路板110更包括多个导电孔(conductive via) 116 (仅绘示出一个)，而这些导电孔116将第二线路114连接至第一线路112。因此，这些第二接脚128可依序经由第二线路114、这些导电孔116及第一线路112而电连接至控制芯片130。 值得注意的是，在本实施例中，连接至第一接脚126的第一线路112与连接至第二接脚128的第二线路114分别配置于电路板110的第一表面112及第二表面114，因此第一线路112与第二线路114之间具有较大的距离，以降低信号干扰的机率。此外，电本文档来自技高网...
【技术保护点】
一种电连接器，用于安装至电路板，该电路板具有相对的第一表面及第二表面，该电连接器包括： 金属壳体； 绝缘座体，连接于该金属壳体； 多个第一接脚，配置于该绝缘座体且用于焊接至该第一表面，其中该些第一接脚包括： 一对第一差动信号接脚； 一对第二差动信号接脚； 第一接地接脚，位于该对第一差动信号接脚及该对第二差动信号接脚之间；以及 多个第二接脚，配置于该绝缘座体且用于焊接至该第二表面，其中该些第二接脚包括： 电源接脚； 第二接地接脚；以及 一对第三差动信号接脚，位于该电源接脚及该第二接地接脚之间。
【技术特征摘要】
【专利技术属性】
技术研发人员：李胜源，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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