规范化表示中的自适应状态－符号转换制造技术

本发明专利技术涉及规范化表示中自适应的状态－符号转换。具体地，一些实施方式提供一种用于自适应地执行规范化表示中的状态－符号转换的系统，所述规范化表示用以生成用于受约束的随机仿真的随机激励。所述系统可以使用约束中的随机变量集合和状态变量的子集来构造用于约束集合的规范化表示。接着，系统可以使用规范化表示来生成用于受约束的随机仿真的随机激励，并且监测与受约束的随机仿真相关联的参数。接着，系统可以至少基于所监测的参数将状态变量添加到规范化表示中或是从规范化表示中移除状态变量。该系统继而可以使用具有不同状态变量集合的、修改后的规范化表示来生成用于受约束的随机仿真的随机激励。

【技术实现步骤摘要】

本公开总体上涉及电子设计自动化。更具体地，本公开涉及用于自适应地执行规 范化表示(例如，二元决策图)中的状态-符号转换的方法和装置。
技术介绍
设计工具和验证工具的提高使得计算设备的快速发展成为可能。事实上，如果没 有这种工具，几乎不可能设计和验证当今的计算设备中常见的复杂集成电路。受约束的随机仿真方法作为基于定向测试的仿真的替代，对于复杂设计的功能性 验证来说正变得普及。在受约束的随机仿真方法中，生成随机向量以满足设计的特定操作 约束。这些约束通常被指定为测试范本(test-bench)程序的一部分。测试范本自动生成 (TBA)工具使用测试范本程序来生成随机变量集合的随机解，使得随机变量集合上的约束 集合得到满足。接着使用这些随机解来生成用于待验证的设计(DUV)的有效的随机激励。 仿真工具使用这些随机激励来仿真DUV，并且通常在测试范本程序中对这些仿真的结果进 行检验以监测功能性覆盖，从而提供关于验证质量和完成度的置信度测量。约束求解器通常被用来生成满足约束集合的随机激励(例如，随机向量)。约束求 解器的基本功能在于对以下约束满足问题进行求解在给出变量集合和约束集合时，寻找 满足约束集合的变量集合的值集合。为了更好地软件维护和质量，约束求解器所生成的解 需要是可重现的和确定性的。进一步，由于用户通常需要对于随机仿真的良好覆盖，因此约 束解同样需要均勻分布。遗憾的是，约束满足问题是NP难问题(NP-Complete)。另一方面，逻辑仿真通常随 着设计的大小而线性地缩放。结果是，激励生成的速度通常非常滞后于在仿真中使用激励 的速度。因此，希望改进约束求解器的性能，因为其能够显著改进约束随机仿真工具的整体 性能。
技术实现思路
本专利技术的一些实施方式提供了在约束随机仿真期间自适应地执行规范化表示中 的状态-符号转换从而改进约束求解器性能的技术和系统。规范化表示可以用来生随机激 励，其满足针对状态变量集合和随机变量集合而定义的约束集合。术语“状态-符号转换” 通常指的是将一个或多个状态变量添加到规范化表示中和/或将一个或多个状态变量从 规范化表示中移除。注意到，规范化表示可以使用随机变量集合和状态变量的子集来构造。例如，在受 约束的随机仿真开始时，系统可以使用包括随机变量的规范化表示。随着仿真的进行，系统 可以决定将状态变量添加到规范化表示中和/或将状态变量从规范化表示中移除。具体地，系统可以监测与受约束的随机仿真相关联的参数。通常，系统可以监测与 确定一个或者多个状态变量是否应当被添加到规范化表示中和/或从规范化表示中移除 相关的参数。部分或是全部基于所监测的参数，系统可以选择一个或者多个不是状态变量集合 的子集中的状态变量，将其添加到规范化表示中。进一步，系统可以选择当前在状态变量集 合的子集中的一个或者多个状态变量，将其从规范化表示中移除。系统接着可以构造包括 和/或排除所选择的一个或多个状态变量的规范化表示。接下来，系统可以使用新构造的 规范化表示来生成用于受约束的随机仿真的随机激励。以这种方式执行状态-符号转换可以帮助系统改进性能。特别地，将状态变量添 加到规范化表示中可以改进规范化表示的性能，但同时也增加了规范化表示的大小。另一 方面，从规范化表示中移除状态变量可以减小规范化表示的大小，但可能不利地影响性能。 本专利技术的一些实施方式使用监测数据来智能地决定哪些状态变量被添加到规范化表示中 和/或哪些状态变量从规范化表示中移除。附图说明图1示出了根据本专利技术一个实施方式的集成电路的设计和制作工艺中的多个阶 段；图2A示出了根据本专利技术一个实施方式的约束；图2B示出了根据本专利技术一个实施方式的BDD ；图3示出了根据本专利技术一个实施方式、如何使用随机变量和/或状态变量来构造 BDD ；图4示出了根据本专利技术一个实施方式、系统如何维持BDD的缓存；图5示出了根据一个实施方式、系统如何在受约束的随机仿真期间从缓存中清除 BDD ；图6呈现了描述根据本专利技术一个实施方式的、用于在受约束的随机仿真期间自适 应地在规范表示中执行状态-符号转换的过程的流程图；图7示出了根据本专利技术一个实施方式的计算机系统；图8示出了根据本专利技术一个实施方式的装置。具体实施例方式给出下文描述是为了使本领域的任何技术人员能够制造和使用本专利技术，并且下文 描述是在特定应用及其需求条件的上下文中提供的。对所公开的实施方式的多种修改对于 本领域技术人员将是显而易见的，并且可以将这里定义的普遍原则应用于其它实施方式和 应用，而不脱离本专利技术的精神和范围。因此，本专利技术不限于所示出的实施方式，而是将被给 予与这里所公开的原则和特征相一致的最宽的范围。集成电路(IC)设计流程图1示出了根据本专利技术一个实施方式的、集成电路的设计和制作工艺中的各个阶 段。该过程通常开始于产品构思(步骤100)，产品构思可以通过使用EDA过程(步骤 110)来设计的集成电路来实现。在对集成电路进行流片(事件140)之后，进行制作过程 (步骤150)以及封装和组装过程(步骤160)，从而产生芯片170。EDA过程(步骤110)包括如下文所述的步骤112-130，其仅用于说明用途而非意在限制本专利技术。具体地，可能以与以下所描述的顺序不同的顺序来执行所述步骤。在系统系统设计(步骤112)期间，电路设计者描述其想要实现的功能。他们也 可以执行假设规划来细化功能、检查成本等。在这个阶段可以进行硬件_软件架构划分。 可以用于这一步骤的来自Synopsys公司的示例性EDA软件产品包括Model Architect、 Saber 、System Studio 禾口 Design Ware 。在逻辑设计与功能验证(步骤114)期间，编写用于系统内模块的VHDL或Verilog 代码，并且针对功能准确性进行检查，例如，对没计进行检查以确保产生正确的输出。可 以用于这一个步骤的来自Synopsys公司的示例性EDA软件产品包括VCS 、Vera 、 Design Ware 、MagellanTM、Formality 、esp 禾口Leda 。在测试的综合与设计(步骤116)期间，VHDL/Verilog被转译为网表。进一步， 可以针对目标技术优化该网表，并且可以设计并且执行测试以用来检查成品芯片。可以 用于这一步骤的来自Synopsys公司的示例性EDA软件产品包括Design Compiler 、 PhysicalCompiler 、Test Compiler、Power Compiler 、FPGA Compi 1 er>TetraMAX 和 Design Ware c在网表验证(步骤118)期间，检查网表与定时约束的兼容性以及与VHDL/Verilog 源代码的对应性。可以用于这一步骤的来自Synopsys公司的示例性EDA软件产品包括Formality 、Prime Time 和 VCS 。在设计规划(步骤120)期间，针对定时和顶层布线来构造和分析芯片的总体版 图。可以用于这一步骤的来自Synopsys公司的示例性EDA软件产品包括Astro 和IC Compiler 产品。在物理实现(步骤122)期间，将电路元件定位在版图中(放置)并且将其电气地 耦合(布线)。可以用于这一步骤本文档来自技高网...

【技术保护点】
一种用于在受约束的随机仿真期间自适应地执行规范化表示中的状态－符号转换的方法，其中所述规范化表示用以生成满足约束集合的随机激励，所述约束是针对状态变量集合和随机变量集合而定义的，所述方法包括：使用第一规范化表示来生成用于所述受约束的随机仿真的随机激励，其中所述第一规范化表示使用所述随机变量集合和所述状态变量集合的第一子集来构造；监测与所述受约束的随机仿真相关联的参数，以获得监测数据；至少基于所述监测数据来确定与所述状态变量集合的所述第一子集不同的、所述状态变量集合的第二子集；使用所述随机变量集合和所述状态变量集合的所述第二子集来构造第二规范化表示；以及使用所述第二规范化表示来生成用于所述受约束的随机仿真的随机激励。

【技术特征摘要】
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【专利技术属性】
技术研发人员：D戈斯瓦米，NNW亨格，J辛格，K强，
申请(专利权)人：新思科技有限公司，
类型：发明
国别省市：US[美国]