串行/并列数据转换装置及方法制造方法及图纸

一种串行／并列数据转换装置及方法，利用延迟信号和三级的缓存器做串行数据到并列数据的转换，其中转换装置包括有一第一数据缓存器、一第二数据缓存器、一第三数据缓存器、一频率除频器及一延迟控制器。第一数据缓存器根据第一工作频率将串行数据存成并列数据。频率除频器对第一工作频率除频，以产生第二工作频率。第二数据缓存器根据第二工作频率的操作，从第一数据缓存器取得并列数据。延迟控制器用来延迟第二工作频率，以产生第三工作频率。第三数据缓存器根据第三工作频率，从第二数据缓存器取得并列数据。

【技术实现步骤摘要】

本专利技术涉及一种，尤指一种利用延迟信号和三级的缓存器(register)做串行数据到并列数据(serial to parallel)的转换装置及方法。
技术介绍
参考图1，为传统串行/并列数据转换装置的电路方块示意图。在 传统的串行/并列数据转换装置1中，串行数据转换成并列数据的电路 设计方式大多采用移位缓存器10，其中，移位缓存器IO包括多个正反 器102。串行数据SD0-SD6受到高频(Mbps or Gbps)的串行工作频率 serial一clk驱动，依序被存入移位缓存器10的正反器102中，并且同时 被呈现在正反器102的输出端Q0-Q6。配合图2，复参考图l，频率产生器11根据串行工作频率serial—clk 产生一并列工作频率parallel—clk，其中，该些串行数据SD0 SD6连同 最后一笔的串行数据SD7，受到并列工作频率parallel—clk的驱动，被 存入移位缓存器10下一级的并列缓存器12中，并且同时被呈现在并 列缓存器12的输出端Q0-Q7，而形成并列数据PD0 PD7。然而，串行数据SD0-SD7到并列数据PD0-PD7的转换操作于高 的频率，而过高的操作频率将让移位缓存器10下一级的并列缓存器12 不容易实现其它逻辑运作，进而导致移位缓存器10与并列缓存器12 之间没有逻辑运算，前述的并列缓存器12包括多个正反器122。同时， 移位缓存器10送出的并列数据PD0-PD7仅能被存放在并列缓存器12， 而无法继续再传递给并列缓存器12的下一级，因为没有多余的频率将 并列缓存器12的数据往外送。因此，串行数据SD0-SD7到并列数据PD0-PD7的转换，如果没 有输入多余的串行工作频率serial—dk，将没有办法降低移位缓存器10 下一级(并列缓存器12)的操作频率，移位缓存器10将造成频率过高， 移位缓存器10与并列缓存器12将需要额外的频率。或者，造成并列 数据PD0-PD7存放在并列缓存器12，而无法继续送给并列缓存器12 的下一级
技术实现思路
有鉴于此，本专利技术提供一种，其利用延迟信号(delay pulse)和三级的缓存器(register)做串行数据到同步 并列数据转换(serial to parallel),并且不需要输入额外的串行工作频率， 而得以实现降低并列端(parallel terminal)的操作频率和完成数据转换。本专利技术的串行/并列数据转换装置包括有 一第一数据缓存器、一 第二数据缓存器、 一第三数据缓存器、 一频率除频器及一延迟控制器。 其中，第一数据缓存器根据一第一工作频率，将一串行数据存成一并 列数据。同时，频率除频器接收该第一工作频率，以及输出一第二工 作频率。第二数据缓存器连接于第一数据缓存器与频率除频器，根据第二工作频率，以撷取该并列数据。延迟控制器连接于频率除频器， 延迟第二工作频率，以及输出一第三工作频率。第三数据缓存器连接 于第二数据缓存器与延迟控制器，根据第三工作频率，以撷取该并列 数据。本专利技术的转换方法在于，首先参考一第一工作频率，用以将一串 行数据转换成一并列数据，并且，储存该并列数据于第一数据缓存器。 接下来，进行第一工作频率的除频运算，用以产生一第二工作频率。 然后，参考该第二工作频率用以撷取该并列数据，并且，储存该并列 数据于第二数据缓存器。接着，进行该第二工作频率的延迟运算以产 生一第三工作频率。最后，参考该第三工作频率用以撷取该并列数据， 并且，储存该并列数据于第三数据缓存器。综上所述，本专利技术利用频率除频器降低并列端(parallel terminal)的 操作频率，另外借助延迟控制器提供的延迟信号完成数据转换，而不需要输入额外的串行工作频率。以上的概述与接下来的详细说明皆为示范性质，是为了进一步说 明本专利技术的保护范围。而有关本专利技术的其它目的与优点，将用后续的 说明与附图加以阐述。附图说明图1为传统串行/并列数据转换装置的电路方块示意图； 图2为传统各信号的示意图；.图3为本专利技术串行/并列数据转换装置的电路方块示意图4为本专利技术各信号的示意图；及图5为本专利技术的转换方法流程示意图。附图标记说明现有传统的串行/并列数据转换装置1 移位缓存器10正反器102串行数据SD0-SD7 并列数据PD0-PD7 频率产生器11 串行工作频率serial_clk 并列工作频率parallel—elk 并列缓存器12 正反器122本专利技术转换装置2第一数据缓存器20第二数据缓存器22第三数据缓存器24频率除频器26延迟控制器28第一工作频率S1第二工作频率S2第三工作频率S3串行数据SD0 SD7并列数据PD0 PD7第一正反器202第二正反器222第三正反器242延迟时间Td具体实施例方式请参阅图3，为本专利技术串行/并列数据转换装置的电路方块示意图， 该转换装置2包括有一第一数据缓存器20、 一第二数据缓存器22、 一 第三数据缓存器24、 一频率除频器26及一延迟控制器28。其中，第 一数据缓存器20根据一第一工作频率Sl，将一串行数据SD0 SD7存 成一并列数据PD0 PD7。同时，频率除频器26接收第一工作频率Sl， 以及输出一第二工作频率S2。第二数据缓存器22连接于第一数据缓存 器20与频率除频器26，根据第二工作频率S2，以撷取该并列数据 PD0 PD7。延迟控制器28连接于频率除频器26，延迟第二工作频率 S2，以及输出一第三工作频率S3。第三数据缓存器24连接于第二数据 缓存器22与延迟控制器28，根据第三工作频率S3，以撷取并列数据PD0 PD7，并且于第三数据缓存器24输出端呈现并列数据PD0 PD7。 复参阅图3，本专利技术以n位的并列数据输出作为实施的说明，第 一数据缓存器20由n-l个第一正反器202组成为一位移缓存器；第二 数据缓存器22由n个第二正反器222组成为一缓冲缓存器；第三数据 缓存器24由n个第三正反器242组成为一并列缓存器，前述中n=8， 并且，第一正反器202、第二正反器222及第三正反器242为一D型 正反器。配合图3，参阅图4，为本专利技术各信号的示意图。其中，频率除频 器26对第一工作频率Sl进行除频操作，而将第一工作频率Sl降为n 倍频的第二工作频率S2输出。同时，延迟控制器28将第二工作频率 S2进行延迟操作，进而产生第三工作频率S3，其中，第三工作频率S3 延后第二工作频率S2 —延迟时间Td。同时，在第一数据缓存器20中，n-l个第一正反器202受控于第 一工作频率Sl的频率上升缘(rice edge),而依序地储存串行数据 SD0 SD6，并且呈现并列数据PD0 PD6于输出端Q0 Q6。其中，该些 串行数据SD0 SD6连同第一工作频率Sl的最后一串行数据SD7形成 并列数据PD0 PD7。另外，第二数据缓存器22中n-l个第二正反器222的输入端D0 D6 并接于第一数据缓存器20中n-l个第一正反器202的输出端Q0 Q6， 用以接收并列数据PD0 PD6，同时，第二数据缓存器22中未连接于第 一数据缓存器20的输入端D7直接取得第一工作频率S1的最后一串行 数据SD7。如此，第二数据缓存器22中n个第二正反器222受控于较 第一工作频率Sl低n倍频率的第二工作频本文档来自技高网...

【技术保护点】
一种串行／并列数据转换装置，其特征在于，包括：　一第一数据缓存器，根据一第一工作频率，将一串行数据存成一并列数据；　一频率除频器，接收该第一工作频率，以及对该第一工作频率除频以输出一第二工作频率；　一第二数据缓存器，连接于 该第一数据缓存器与该频率除频器，该第二数据缓存器根据该第二工作频率，以撷取该并列数据；　一延迟控制器，连接于该频率除频器，该延迟控制器延迟该第二工作频率以输出一第三工作频率；及　一第三数据缓存器，连接于该第二数据缓存器与该延迟控 制器，该第三数据缓存器根据该第三工作频率，以撷取该并列数据。

【技术特征摘要】
1.一种串行/并列数据转换装置，其特征在于，包括一第一数据缓存器，根据一第一工作频率，将一串行数据存成一并列数据；一频率除频器，接收该第一工作频率，以及对该第一工作频率除频以输出一第二工作频率；一第二数据缓存器，连接于该第一数据缓存器与该频率除频器，该第二数据缓存器根据该第二工作频率，以撷取该并列数据；一延迟控制器，连接于该频率除频器，该延迟控制器延迟该第二工作频率以输出一第三工作频率；及一第三数据缓存器，连接于该第二数据缓存器与该延迟控制器，该第三数据缓存器根据该第三工作频率，以撷取该并列数据。2. 如权利要求1所述的串行/并列数据转换装置，其特征在于，该并列数据为一 n位的并列数据，且该第一数据缓存器由n-l个第一正反器组成，其中n-l个第一正反器受控于该第一工作频率的频率上升缘，依序将该串行数据转成该并列数据。3. 如权利要求2所述的串行/并列数据转换装置，其特征在于，该第一正反器为一 D型正反器。4. 如权利要求2所述的串行/并列数据转换装置，其特征在于，该频率除频器将该第一工作频率降为n倍频的该第二工作频率输出。5. 如权利要求4所述的串行/并列数据转换装置，其特征在于，该第二数据缓存器由n个第二正反器组成，并且，n-l个第二正反器的输入端并接于n-l个第一正反器的输出端，其中n个第二正反器受控于该第二工作频率的频率上升缘，以撷取该并列数据。6. 如权利要求5所述的串行/并列数据转换装置，其特征在于，...

【专利技术属性】
技术研发人员：张庆彦，王文彬，
申请(专利权)人：华晶科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]