多位宽数据串行转换装置制造方法及图纸

本发明专利技术提供一种多位宽数据串行转换装置，包括：数字逻辑模块，接收八的偶数倍并行数据或十的偶数倍并行数据，在串口速率选择信号、位宽选择信号和时钟信号的控制下，将八的偶数倍并行数据转换为十六位并行数据或将十的偶数倍并行数据转换为二十位并行数据；ＰＬＬ模块，在串口速率选择信号和位宽选择信号的控制下，由参考时钟信号产生时钟信号，时钟信号包括采样时钟信号和同步时钟信号；第一串行转换模块，在采样时钟信号和同步时钟信号的控制下，将二十位并行数据转换为四位并行数据，或，将十六位并行数据转换为四位并行数据。该装置利用简单的逻辑门和触发器实现数据的串行转换，无需ＦＩＦＯ电路，结构简单。

【技术实现步骤摘要】

本专利技术涉及串行数据转换
，特别涉及一种多位宽数据串行转换装置。
技术介绍
在高速串行器和解串器(HSS,High Speed Serializer and Deserializer)系统 中，信号往往是通过电容或者变压器耦合传输的，在极端的长0长1情况下发送数据时，交 流耦合由于不能保持信号电平时间过长会导致信号电平衰落。这样在串行器和解串器的接 收端会造成工作点的漂移，同时由于数据缺少转换，会影响时钟数据恢复(CDR，Clock and Date Recovery)电路的正常工作。为了克服以上问题，在光纤通讯和千兆以太网中，广泛采用了 8B/10B分组编码。 8B/10B保证了直流平衡，通过限制长0长1保证了数据的转换。同时由于在系统中引入 8B/10B分组编码，串行器和解串器的并口位宽需要同时满足8bit和IObit的要求。但是，由于传统的串行器和解串器模拟发送器中，并口位宽为8bit，需要满足 8B/10B要求时，一般需要增加一个数字先进先出(FIFO，First In First Out)实现IObit 到8bit的转换，再将8bit数字送入模拟发送器实现并串转换本文档来自技高网...

【技术保护点】
一种多位宽数据串行转换装置，其特征在于，包括：数字逻辑模块、ＰＬＬ模块和第一串行转换模块；所述数字逻辑模块，接收八的偶数倍并行数据或十的偶数倍并行数据，用于在串口速率选择信号、位宽选择信号和时钟信号的控制下，将八的偶数倍并行数据转换为十六位并行数据或将十的偶数倍并行数据转换为二十位并行数据；所述串口速率选择信号根据设定的串口速率进行设置；所述位宽选择信号，根据接收的八的偶数倍并行数据或十的偶数倍并行数据的位数进行设置；所述ＰＬＬ模块，用于在所述串口速率选择信号和位宽选择信号的控制下，由参考时钟信号产生所述时钟信号，所述时钟信号包括采样时钟信号和同步时钟信号；所述第一串行转换模块，用于在所述采样...

【技术特征摘要】

【专利技术属性】
技术研发人员：李广，李运海，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：94[中国|深圳]