高压电压稳定器及高压本征ＮＭＯＳ管制造技术

本发明专利技术公开了一种高压电压稳定器，包括一限流电阻、一钳位电路，限流电阻、钳位电路串接在外部电源同地之间，还包括一高压本征ＮＭＯＳ管，源极接内部电路，漏极接外部电端，栅极接限流电阻和钳位电路。本发明专利技术还公开了一种高压本征ＮＭＯＳ管，栅极氧化层靠近源极Ｎ＋的部分是薄栅氧化层，栅极氧化层靠近漏极Ｎ＋的部分是厚栅氧化层，在漏极Ｎ＋及所述厚栅氧化层下生成有高压Ｎ阱，所述高压Ｎ阱完全包络所述厚栅氧化层及漏极Ｎ＋，所述高压Ｎ阱区的掺杂浓度比Ｐ衬底区小，所述栅极多晶硅要部分覆盖所述厚栅氧化层。本发明专利技术的高压电压稳定器，结构简单，驱动能力大且功耗低。

【技术实现步骤摘要】

本专利技术涉及半导体技术，特别涉及一种高压电压稳定器及高压本征NMOS管。
技术介绍
目前使用的高压稳压电路通常有两种解决方案，一种是使用高压PMOS和高压 NMOS做的电压调整电路，由于高压PMOS和高压NMOS制造工艺复杂，成本高，所以使用高压 PMOS和高压NMOS做的电压调整电路会明显增加制作成本；另一种是使用通用的电压钳位 电路，如图1所示，外部电源VDD经一限流电阻接一钳位电路，电压钳位电路输出电压VOUT 则等于外部电源电压VDD减去内部电路负载电流与限流电阻R的乘积，所以随着负载电流 的增大，其输出电压VOUT会相应减小，为了满足较大的负载电流的需求，限流电阻R只能取 较小的阻值；而另一方面，对于较高的外部电源电压VDD的输入，较小阻值的限流电阻R必 然会带来较大的功耗，因此常见电压钳位电路不能同时拥有较大的电流驱动能力和较小的 功耗，驱动能力有限，并且驱动能力增大的同时功耗会迅速增大。 现有本征NMOS如图2所示，在栅氧化层下的沟道是未进行离子注入的P衬底硅， 本征NMOS制作成本低，但栅极、源极和漏极都不能承受高压，阈值电压取值在-O. 3V到0. 3V 之间， 一般只能用在低压电路中。
技术实现思路
本专利技术要解决的一个技术问题是提供一种高压电压稳定器，结构简单，驱动能力 大且功耗低。 为解决上述技术问题，本专利技术的高压电压稳定器，包括一限流电阻、一钳位电路， 所述限流电阻、钳位电路串接在外部电源同地之间，其特征在于，还包括一高压本征NMOS 管，所述高压本征NMOS管的源极作为高压电压稳定器的输出端接内部电路，漏极连接到外 部电源端，栅极接所述限流电阻和钳位电路。 所述钳位电路可以包括一 PMOS管、第一 NM0S管、第二 NM0S管、一 PNP管，外部电 源端通过限流电阻连接到所述PMOS管源极和衬底，所述PM0S的栅极和漏极连接到所述第一 NM0S的栅极和漏极，所述第一 NM0S的源极连接到所述第二 NM0S的栅极和漏极，所述第二 NM0S管的源极连接到所述PNP管的发射极，所述PNP管的基极和集电极都接地，所述高 压本征NM0S管的栅极接所述PM0S管源极和衬底，所述第一 NM0S管、第二 NM0S管和高压本 征NM0S管的衬底都接地。 所述限流电阻为多晶硅电阻。 本专利技术要解决的另一个技术问题是提供一种高压本征NM0S管，包括P衬底、源极 N+、栅极氧化层、栅极多晶硅、漏极N+，其特征在于，栅极氧化层靠近源极N+的部分是薄栅 氧化层，栅极氧化层靠近漏极N+的部分则是比靠近源极N+部分的薄栅氧化层厚度厚的厚 栅氧化层，在漏极N+及所述厚栅氧化层下生成有高压N阱，所述高压N阱完全包络所述厚 栅氧化层及漏极N+，所述高压N阱区的掺杂浓度比P衬底区小，所述栅极多晶硅要部分覆盖3所述厚栅氧化层。 本专利技术的高压电压稳定器，采用高压本征NM0S管的源端作为稳压器的输出，接到 内部电路作为电源，高压本征NMOS处于导通状态时，等效电阻非常小，所以可以忽略内部 电路负载电流在高压本征NMOS上产生的电压降，输出电压VOUT就等于钳位电压VaMP减去 高压本征NMOS的阈值电压Vth，受负载电流的影响很小，因此拥有强大的电流驱动能力。同 时，电压钳位电路输出电压VOUT等于VaMP减去高压本征NMOS的阈值电压Vth，几乎不受限 流电阻影响，所以本专利技术高压稳定器在拥有强大的电流驱动能力时，限流电阻的阻值可以 取较大，所以对于较高的外部电源电压的输入的要求，本专利技术高压稳定器功耗相比于常见 电压嵌位电路就小得多。 本专利技术的高压本征NMOS管，在漏极N+区增加了高压N阱，高压N阱区的掺杂浓度 比P衬底区小，当一正电压施加于漏极时，高压N阱/P衬底结被反向偏压，大部分的耗尽区 宽度将跨过高压N阱区，所以高压N阱的掺杂浓度和宽度决定了漏极的支撑电压远远大于 现有的本征NMOS。由于N阱较宽并且掺杂浓度低，所以漏极的支撑电压高，大大提高了源漏 的击穿电压。附图说明 下面结合附图及具体实施方式对本专利技术作进一步详细说明。 图1是通用的电压钳位电路示意图； 图2是现有本征NMOS管结构示意图； 图3是本专利技术的高压本征NMOS管结构示意图； 图4是本专利技术的高压电压稳定器一实施方式电路图； 图5是本专利技术的高压电压稳定器一实施方式的VaMP_VDD特性曲线图。具体实施例方式本专利技术的高压电压稳定器一实施方式如图4所示，包括由一多晶硅电阻、一PM0S 管、第一 NMOS管、第二 NMOS管、一PNP管和一高压本征NMOS (HV Native NMOS)管。外部电 源端通过多晶硅电阻连接到所述PM0S管源极和衬底，所述PM0S的栅极和漏极连接到所述 第一 NMOS的栅极和漏极，所述第一 NMOS的源极连接到所述第二 NMOS的栅极和漏极，所述 第二 NMOS管的源极连接到所述PNP管的发射极，所述PNP管的基极和集电极都接地，所述 高压本征NMOS管的漏极连接到外部电源端、源极作为高压电压稳定器的输出端接内部电 路、栅极接所述PM0S管源极和衬底，第一 NMOS管、第二 NMOS管和高压本征NMOS管的衬底 都接地。 由于所述PM0S、第一 NM0S、第二 NMOS和PNP管都采用了二极管连接方式，其工作特性等效于四个二极管串联，作为钳位电路；所述多晶硅电阻作为限流电阻。 首先定义外部电源输入的电压为VDD(0V < VDD < Vtol， Vtol为电路正常工作的最高电压)，所述高压本征NMOS栅极电压为VaMP，所述PM0S、第一 NM0S、第二 NMOS和PNP管的阈值电压之和为Vsum，内部电路器件所能承受的最大电压为Vmax。 在电源电压VDD从0V逐渐增大的过程中，当VDD低于所述PM0S、第一 NM0S、第二NMOS和PNP管的阈值电压之和Vsum时，所述PM0S、第一 NM0S、第二 NMOS和PNP管处于截止状态，电压VaMP等于外部电源电压VDD ;当VDD等于所述PM0S、第一 NMOS、第二 NMOS和PNP 管的阈值电压之和Vsum时，所述PMOS、第一 NMOS、第二 NMOS和PNP管开始导通，此时电流 从外部电源通过所述多晶硅电阻、PMOS、第一 NM0S、第二 NMOS和PNP管的到地，VaAMP等于 所述PM0S、第一 NM0S、第二 NMOS和PNP管的阈值电压之和Vsum ;当VDD大于所述PM0S、第 一 NM0S、第二 NMOS和PNP管的阈值电压之和Vsum时，由于所述PM0S、第一 NM0S、第二 NMOS 和PNP管等效于四个正向导通的二极管，起到电压钳位作用，所以VaMP随VDD的增大而缓 慢增大，在电路要求的工作电压范围内，VCLMAP不能超过内部电路器件所能承受的最大电 压Vmax。 VaMP的电压特性如图5所示，当VDD低于设定大小的转换电压Vsum， VaMP电压会 等于VDD，起跟随作用；如果VDD大于等于Vsum，则VaAMP会近似等于Vs咖，起到稳压作用， 在VDD不超过电路正常工作的最高电压Vra时，VaAMP随VDD的增大而缓慢增大。 本专利技术的高压电压稳定器，采用高压本征NMOS管的源端作为稳压器的输出，接到 内部电路作为电源，本文档来自技高网...

【技术保护点】
一种高压电压稳定器，包括一限流电阻、一钳位电路，所述限流电阻、钳位电路串接在外部电源同地之间，其特征在于，还包括一高压本征ＮＭＯＳ管，所述高压本征ＮＭＯＳ管的源极作为高压电压稳定器的输出端接内部电路，漏极连接到外部电源端，栅极接所述限流电阻和钳位电路。

【技术特征摘要】

【专利技术属性】
技术研发人员：张宁，王楠，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：31[中国|上海]