ＥＥＰＲＯＭ以及用于制造ＥＥＰＲＯＭ的方法技术

本发明专利技术公开了一种电可擦可编程只读存储器（ＥＥＰＲＯＭ）及其制造方法。该ＥＥＰＲＯＭ包括：隧道区，形成在半导体衬底中；控制栅极区，形成在半导体衬底中并通过器件隔离层与隧道区分开；隧道氧化层，形成在半导体衬底的沟槽中，该沟槽位于隧道区和控制栅极区之间；以及多晶硅层，形成在隧道氧化层上。

【技术实现步骤摘要】

本专利技术涉及半导体器件，并且更具体地，涉及一种电可擦可编程只读存储器 (Electrically Erasable Programmable Read OnlyMemory， EEPROM)以及用于制造该 EEPROM的方法。
技术介绍
作为非易失性存储器的种类，存在例如单层多晶(single-poly)电可擦可编程 只读存储器，其具有作为栅极的单个多晶硅层；叠层栅(stack gate) (EEPROM隧道氧化物 (ETOX))，其具有一个竖直堆叠在另一个之上的两个多晶硅层；位于单层多晶EEPROM和叠 层栅中间的双层多晶(dual-poly)EEPROM ;以及分裂栅(splitgate)。 通常，尽管叠层栅具有最小的单元尺寸和复杂的电路，以及因此适合于高密度或高性能的应用，但是将叠层栅引入(recommending)低密度应用是不合适的。EEPROM主要用于低密度应用。例如，可以通过在逻辑工艺(logic process)中大约增加两个掩膜工艺来制造单层多晶EEPROM。 在下文中，将描述一般的EEPROM。 图1是示出了一般的EEPROM单元的平面图。 图1所示的 一 般的EEPROM单元通过使用Fowler-Nordheim (F_N)隧穿方法 (tunneling method)来执行编程操作和擦除操作。 将在以下本专利技术的详细描述中详细地描述图l所示的隧道区(穿隧区)50、读取晶 体管区52和控制栅极区54。 各个区50、52和54包括有源区20A、20B和20C以及阱(well) 10A、30禾P 10B。图 案化的多晶硅层40置于全部区50、52和54。 在图1所示的EEPROM单元中，假定使用N-金属氧化物半导体(N-MOS)，阱10A和 10B都是N型，而只有阱30是P型。在这种情况下，需要使EEPROM单元与P型半导体衬底 (未示出)隔离。 同时，为了执行编程和擦除操作，通过使用隧道区50的电容A与控制栅极区54的 电容B之间的耦合率(coupling ratio)，在隧道区50中发生电子的隧穿。 为了适当提高在编程和擦除操作过程中两个电容A和B之间的耦合率，应该增大 控制栅极区54的面积以增大控制栅极区54中的有源区20C与图案化的多晶硅层40之间 的重叠面积。这可能会增大单元的整体尺寸。 总之，数十比特的EEPROM单元可以显示出增大的单元面积，并因此劣化单元密度。 尽管可以建议制造双层多晶EEPROM单元以便实现增强的单元密度，但这可能需要用于控制栅极区的电容的独立的介电层形成过程或独立的控制栅极形成过程，导致 EEPROM单元的复杂制造。
技术实现思路
因此，本专利技术涉及一种EEPR0M以及用于制造该EEPR0M的方法，其基本上避免了由 相关技术的局限性和缺点引起的一个或多个问题。 本专利技术的一个目的是提供一种电可擦可编程只读存储器(EEPROM)以及用于制造 该EEPROM的方法，其可在不增大单元面积的情况下保证高单元密度。 本专利技术的另外的优点、目的和特征将部分地在随后的描述中阐述，并且对于本领 域的普通技术人员来说通过随后的试验将部分地变得显而易见或者可以从本专利技术的实践 获知。通过特别是在书面说明及其权利要求以及所附附图中指出的结构，可以了解和获知 本专利技术的这些目的和其他优点。 为了实现这些目的和其他优点以及根据本专利技术的目的，如在本文中所体现和概括 描述的，一种电可擦可编程只读存储器(EEPROM)包括隧道区(tunneling region)，形成 在半导体衬底中；控制栅极区，形成在半导体衬底中并通过器件隔离层与隧道区分开；隧 道氧化层(tunnel oxide layer)，形成在半导体衬底的沟槽中，该沟槽位于隧道区和控制 栅极区之间；以及多晶硅层，形成在隧道氧化层上。 可以理解的是，本专利技术的上述总体描述和以下的详细描述都是示例性的和说明性 的，并且旨在提供对所要求的本专利技术的进一步解释。附图说明 包括以提供对本专利技术的进一步理解并且被并入且构成本申请的一部分的附图、本专利技术的示例性实施方式以及说明书用来解释本专利技术的原理。在附图中 图1是一般的EEPROM单元的平面图； 图2是示出了一般的EEPROM单元的制造过程的截面图； 图3是根据本专利技术第一实施方式的EEPROM单元的平面图； 图4A至图4D是示出了根据本专利技术第一实施方式的EEPROM单元的顺序制造过程 的截面图； 图5是根据本专利技术第二实施方式的EEPROM单元的平面图；以及 图6A至6D是示出了根据本专利技术第二实施方式的EEPROM单元的顺序制造过程的截面具体实施例方式现在，将详细地参照本专利技术的优选实施方式，附图中示出了其实施例。在所有可能 的地方，在整个附图中相同的参考标号用来指相同或相似的部件。应理解的是，实施方式的 结构和操作将仅通过实例的方式进行描述，因此本专利技术的技术范围并不限于该实施方式。 在下文中，将参照附图来描述根据本专利技术第一实施方式的半导体存储器件及其制 造方法。特别地，在以下的描述中，作为半导体存储器件的实例，描述了 EEPROM单元描述。 图3是根据本专利技术的EEPROM单元的平面图，并且图4A至图4D是示出了根据本专利技术的EEPROM单元的顺序制造过程的截面图。特别地，图4D是沿图3的线Z-Z'截取的截面 图。 在描述本专利技术之前，将在下文中参照图3简要地描述EEPROM单元中涉及的隧道 区、读取晶体管区和控制栅极区。 Fowler-Nordheim (FN)隧穿操作发生在隧道区200的有源区和浮置多晶硅 (floating poly)(或图案化多晶硅层)250相互重叠的重叠区中。 此处，假定隧道区200的有源区和浮置多晶硅250相互重叠的重叠区的电容称为 C，并且控制栅极区260的有源区和浮置多晶硅250相互重叠的重叠区的电容称为D。 在这种情况下，如果电容D大于电容C，则优选耦合率被增加。 并且，假定施加至隧道区200的电压被称为V1，并且施加至控制栅极区260的电 压被称为V2，则编程和擦除操作如下。 首先，在编程操作过程中，将零电压VI施加至隧道区200，并且将正电压V2施加至 控制栅极区260。在这种情况下，通过FN隧穿操作电子被注入到浮置多晶硅250中。 读取晶体管区240的阈值电压基于浮置多晶硅250的电荷量的变化而上升。 接着，在擦除操作过程中，将正电压VI施加至隧道区200，并且将零电压V2施加至 控制栅极区260。 在这种情况下，通过FN隧穿操作电子从浮置多晶硅250中排出。 读取晶体管区240的阈值电压基于浮置多晶硅250的电荷量的变化而下降。 因此，读取晶体管区240可以基于阈值电压的变化而识别出隧道区200是否经历编程操作或擦除操作。 参照图3和图4D，浮置多晶硅250形成在全部隧道区200、读取晶体管区240和控 制栅极区260。 由于浮置多晶硅250由沟槽型形成，因此隧道区的电容C和控制栅极区的电容 D具有垂直配置(构造)。 具体地，隧道区200和控制栅极区260通过器件隔离层290相互隔离。隧道氧化 层230和浮置多晶硅250形成在限定在隧道区200和器件隔离层290之间的沟槽中。这种 构造导致垂直形成的有源区。 因此，可以基于图4D所示的设计规本文档来自技高网...

【技术保护点】
一种电可擦可编程只读存储器ＥＥＰＲＯＭ，包括：隧道区，形成在半导体衬底中；控制栅极区，形成在所述半导体衬底中并通过器件隔离层与所述隧道区分开；隧道氧化层，形成在所述半导体衬底的沟槽中，所述沟槽位于所述隧道区与所述控制栅极区之间；以及多晶硅层，形成在所述隧道氧化层上。

【技术特征摘要】
KR 2008-10-6 10-2008-0097656一种电可擦可编程只读存储器EEPROM，包括隧道区，形成在半导体衬底中；控制栅极区，形成在所述半导体衬底中并通过器件隔离层与所述隧道区分开；隧道氧化层，形成在所述半导体衬底的沟槽中，所述沟槽位于所述隧道区与所述控制栅极区之间；以及多晶硅层，形成在所述隧道氧化层上。2. 根据权利要求1所述的EEPROM，其中，所述多晶硅层作为浮置栅极。3. 根据权利要求1所述的EEPROM，其中，所述隧道氧化层执行充电操作。4. 一种用于制造电可擦可编程只读存储器EEPROM的方法，包括在半导体衬底中形成隧道区；在所述半导体衬底中形成控制栅极区，使得所述控制栅极区通过器件隔离层与所述隧道区分开；在所述半导体衬底中形成沟槽，所述沟槽位于所述隧道区与所述控制栅极区之间；在所述沟槽中形成隧道氧化层；以及在所述隧道氧化层上形成多晶硅层。5. —种电可擦可编程只读存储器EEPROM，包括多个...

【专利技术属性】
技术研发人员：高光永，
申请(专利权)人：东部高科股份有限公司，
类型：发明
国别省市：KR[韩国]