【技术实现步骤摘要】
本专利技术涉及半导体，具体涉及一种半导体器件及其制造方法。
技术介绍
1、量子计算技术是解决半导体产业进入“后摩尔时代”后，高性能计算芯片的设计研发逐渐难以为继和人们不断追求更高性能电子计算机之间矛盾的有力候选方案。然而，量子计算技术的应用仍然面临着诸多问题，如过程中的噪声限制等因素导致计算过程中错误累积；低温系统、操控系统的复杂、庞大阻碍了量子计算机走向小型化、实用化等。低温cmos电路具有产生操控量子比特状态的信号的潜力，并且低温环境有利于降低前端的热噪声。此外，低温cmos电路可以大大降低布线的设计和物料成本，从而优化热隔离、降低电损耗。因此，使用工作在4k温区的低温cmos电路作为超导量子计算的操控电路，是实现大规模可扩展量子计算的理想技术路径。然而目前的商用cmos器件在4k低温下由于载流子冻结效应的影响，会出现一些不同于室温时的电特性变化，如翘曲效应、迟滞现象等，对低温下cmos电路的功能实现产生干扰，需要额外的电路设计予以修正，然而一般的电路设计会存在设计冗余复杂问题。
技术实现思路
1、鉴于以上所述现有技术的缺点，本专利技术提供一种半导体器件及其制造方法，以解决现有技术中cmos器件在低温下点特性变化导致的电路设计冗余复杂问题。
2、为实现上述目的以及其他目的，本专利技术提供一种半导体器件，所述半导体器件包括：
3、半导体衬底；
4、少数载流子输运层，设置在所述半导体衬底上；
5、外延层，设置在所述少数载流子输运层上；
6、第一氧化层，设置在所述外延层上；
7、势阱区，由所述外延层的第一表面向所述外延层延伸，并与所述少数载流子输运层的第一表面接触；
8、源极掺杂区，由所述势阱区的第一表面向势阱区中延伸，且位于所述势阱区的顶部的一端；
9、漏极掺杂区，由所述势阱区的第一表面向势阱区中延伸，且位于所述势阱区的顶部的另一端；
10、沟道区，设置于所述源极掺杂区与所述漏极掺杂区之间且位于所述势阱区中；
11、栅极氧化区，设置在所述第一氧化层上，且位于所述源极掺杂区与漏极掺杂区之间；
12、多晶硅栅，设置在所述栅极氧化区上；
13、源极电极，设置在所述源极掺杂区上，并与所述源极掺杂区电接触；
14、漏极电极，设置在所述漏极掺杂区上，并与所述漏极掺杂区电接触；
15、栅极电极，设置在所述多晶硅栅上，并与所述多晶硅栅电接触；
16、体电极，设置在所述第一氧化层上，与所述少数载流子输运层电接触。
17、于本专利技术一实施例中，所述漏极掺杂区包括漏极重掺杂区和漏极轻掺杂区，所述漏极重掺杂区的杂质浓度大于所述漏极轻掺杂区的浓度；所述漏极电极与所述漏极重掺杂区电接触，所述漏极轻掺杂区靠近所述沟道区设置，所述漏极重掺杂区远离所述沟道区设置。
18、于本专利技术一实施例中，所述源极掺杂区包括源极重掺杂区和源极轻掺杂区，所述源极重掺杂区的杂质浓度大于所述源极轻掺杂区的浓度；所述源极电极与所述源极重掺杂区电接触，所述源极轻掺杂区靠近所述沟道区设置，所述源极重掺杂区远离所述沟道区设置。
19、于本专利技术一实施例中，分别嵌入到势阱区顶部两端的locos结构，所述重掺杂漏极区与所述重掺杂源极区分别电接触一locos结构。
20、于本专利技术一实施例中，还包括：形成于所述多晶硅栅两侧的栅极侧墙结构，所述栅极侧墙结构覆盖部分所述源极掺杂区和部分所述漏极掺杂区。
21、于本专利技术一实施例中，还包括：由所述第一氧化层的第一表面向所述少数载流子输运层延伸形成的体电极通孔，与所述势阱区分离设置；所述体电极通孔内填充有导电材料，且分别与所述少数载流子输运层、所述体电极电接触。
22、为实现上述目的以及其他目的，本专利技术提供一种半导体器件的制造方法，包括：
23、提供半导体衬底；
24、在所述半导体衬底上形成少数载流子输运层；
25、在所述少数载流子输运层上形成外延层；
26、在所述外延层上通过离子注入形成势阱区，所述势阱区由外延层的第一表面向所述少数载流子输运层延伸，并与所述少数载流子输运层电接触；
27、在所述外延层表面形成第一氧化层，在所述第一氧化层上形成栅极氧化层，在所述栅极氧化层上形成多晶硅层，在所述多晶硅层上形成第一离子注入窗口，并通过所述第一离子注入窗口进行离子注入形成多晶硅栅；
28、在所述势阱区上形成第二离子注入窗口，通过所述第二离子注入窗口进行离子注入形成源极轻掺杂区和漏极轻掺杂区；
29、在所述多晶硅栅上形成第二氧化层；
30、在所述势阱区上形成第三离子注入窗口，通过所述第三离子注入窗口进行离子注入形成源极重掺杂区和漏极重掺杂区；
31、在所述第一氧化层和所述第二氧化层上形成多个电极槽；
32、在具有多个电极槽的第一氧化层和所述第二氧化层上形成金属层，刻蚀所述金属层，在电极槽处形成源极电极、漏极电极、栅极电极和体电极；所述源极电极与所述源极重掺杂区电接触，所述漏极电极与所述漏极重掺杂区电接触，所述多晶硅栅与所述栅极电极电接触，所述体电极与所述少数载流子输运层电连接。
33、于本专利技术一实施例中，还包括：在所述势阱区中形成体电极通孔，所述体电极通孔由第一氧化层的第一表面向所述少数载流子输运层延伸形成；在所述体电极通孔中填充金属，将所述体电极通孔与所述少数载流子输运层和所述体电极形成电连接。
34、于本专利技术一实施例中，在形成多晶硅栅前，还包括：在所述势阱区的顶部两端分别形成locos结构。
35、于本专利技术一实施例中，在形成第二氧化层后，还包括：在多晶硅栅的两侧形成栅极侧墙结构，所述栅极侧墙结构覆盖部分所述源极掺杂区和部分所述漏极掺杂区。
36、本专利技术的有益效果：
37、本专利技术通过在半导体器件的势阱区下增加一层具有极高少数载流子迁移率的少数载流子输运层，且所述少数载流子输运层通过过体电极通孔与体电极电连接，并在工作状态时接地，极大增强了半导体器件由碰撞电离产生的电子-空穴对中少数载流子的输运效率，因此可以避免半导体器件在4k低温下工作时由于载流子冻结效应导致少数载流子在衬底累积引起的翘曲效应、迟滞效应等电特性变化，使半导体器件在4k低温下表现出与室温时类似的电特性。该器件可以避免低温cmos电路设计时因半导体器件在低温下由于载流子冻结效应导致的翘曲效应、迟滞效应等的影响，而需要额外设计修正电路的问题，并且该半导体器件的工艺复杂度和制造成本较低，在半导体器件与电路领域具有明显的优势和广泛的应用前景。
38、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。
本文档来自技高网...【技术保护点】
1.一种半导体器件，其特征在于，所述半导体器件包括：
2.根据权利要求1所述的一种半导体器件，其特征在于，所述漏极掺杂区包括漏极重掺杂区和漏极轻掺杂区，所述漏极重掺杂区的杂质浓度大于所述漏极轻掺杂区的浓度；所述漏极电极与所述漏极重掺杂区电接触，所述漏极轻掺杂区靠近所述沟道区设置，所述漏极重掺杂区远离所述沟道区设置。
3.根据权利要求1或2所述的一种半导体器件，其特征在于，所述源极掺杂区包括源极重掺杂区和源极轻掺杂区，所述源极重掺杂区的杂质浓度大于所述源极轻掺杂区的浓度；所述源极电极与所述源极重掺杂区电接触，所述源极轻掺杂区靠近所述沟道区设置，所述源极重掺杂区远离所述沟道区设置。
4.根据权利要求3所述的一种半导体器件，其特征在于，还包括：分别嵌入到势阱区顶部两端的LOCOS结构，所述重掺杂漏极区与所述重掺杂源极区分别电接触一LOCOS结构。
5.根据权利要求1所述的一种半导体器件，其特征在于，还包括：形成于所述多晶硅栅两侧的栅极侧墙结构，所述栅极侧墙结构覆盖部分所述源极掺杂区和部分所述漏极掺杂区。
6.根据权利要求1所述
7.一种如权利要求1～6任意一项所述的半导体器件的制造方法，其特征在于，包括：
8.根据权利要求7所述的制造方法，其特征在于，还包括：在所述势阱区中形成体电极通孔，所述体电极通孔由第一氧化层的第一表面向所述少数载流子输运层延伸形成；在所述体电极通孔中填充金属，将所述体电极通孔与所述少数载流子输运层和所述体电极形成电连接。
9.根据权利要求7所述的制造方法，其特征在于，在形成多晶硅栅前，还包括：在所述势阱区的顶部两端分别形成LOCOS结构。
10.根据权利要求7所述的一种半导体器件，其特征在于，在形成第二氧化层后，还包括：在多晶硅栅的两侧形成栅极侧墙结构，所述栅极侧墙结构覆盖部分所述源极掺杂区和部分所述漏极掺杂区。
...【技术特征摘要】
1.一种半导体器件，其特征在于，所述半导体器件包括：
2.根据权利要求1所述的一种半导体器件，其特征在于，所述漏极掺杂区包括漏极重掺杂区和漏极轻掺杂区，所述漏极重掺杂区的杂质浓度大于所述漏极轻掺杂区的浓度；所述漏极电极与所述漏极重掺杂区电接触，所述漏极轻掺杂区靠近所述沟道区设置，所述漏极重掺杂区远离所述沟道区设置。
3.根据权利要求1或2所述的一种半导体器件，其特征在于，所述源极掺杂区包括源极重掺杂区和源极轻掺杂区，所述源极重掺杂区的杂质浓度大于所述源极轻掺杂区的浓度；所述源极电极与所述源极重掺杂区电接触，所述源极轻掺杂区靠近所述沟道区设置，所述源极重掺杂区远离所述沟道区设置。
4.根据权利要求3所述的一种半导体器件，其特征在于，还包括：分别嵌入到势阱区顶部两端的locos结构，所述重掺杂漏极区与所述重掺杂源极区分别电接触一locos结构。
5.根据权利要求1所述的一种半导体器件，其特征在于，还包括：形成于所述多晶硅栅两侧的栅极侧墙结构，所述栅极侧墙结构覆盖部分所述源极掺杂区和...
【专利技术属性】
技术研发人员：仵韵辰，石艳斌，洪敏，易孝辉，魏佳男，谭开洲，张培健，
申请(专利权)人：中国电子科技集团公司第二十四研究所，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。