用于数字环路滤波器的技术制造技术

本申请涉及用于数字环路滤波器的技术。具体地，公开一种数字环路滤波器，包括精细控制电路和粗略控制电路。所述精细控制电路响应于第一相位误差信号而将反馈时钟信号的相位调整第一相位调整，其中，所述第一相位误差信号指示参考时钟信号与所述反馈时钟信号之间的相位误差的符号。所述粗略控制电路响应于第二相位误差信号而将所述反馈时钟信号的相位调整第二相位调整。所述第二相位调整大于所述第一相位调整。所述第二相位误差指示所述参考时钟信号与所述反馈时钟信号之间的相位误差的幅度。

【技术实现步骤摘要】

本专利技术涉及电子电路，并且特别涉及用于数字环路滤波器的技术。
技术介绍
例如数字锁相环路和数字延迟锁定环路的数字锁定环路通常使 用数字环路滤波器。
技术实现思路
根据一些实施例，数字环路滤波器包括精细控制电路和粗略控制 电路。所述精细控制电路响应于第一相位误差信号而通过第一相位调 整来调整反馈时钟信号的相位，其中，所述第一相位误差信号指示参 考时钟信号与所述反馈时钟信号之间的相位误差的符号。所述粗略控 制电路响应于第二相位误差信号而通过第二相位调整来调整所述反馈时钟信号的相位。所述第二相位调整比所述第一相位调整大。所述 第二相位误差信号指示所述参考时钟信号与所述反馈时钟信号之间的相位误差的幅度。本专利技术包括用于实施这里描述的实施例的电路、 系统和方法。当考虑以下详细描述和附图时，本专利技术的各种目的、特征和优势 将变得显而易见。附图说明图1示出了根据本专利技术的一个实施例的数字锁相环路(PLL)的示例。图2是示出根据本专利技术的一个实施例的数字环路滤波器(DLF) 的示例的简化局部框图。图3是根据本专利技术的一个实施例的数字环路滤波器(DLF)的详图。图4示出了根据本专利技术的一个实施例的、DCO中由精细、中等 和频带(band)移位寄存器控制的电容器组。图5A示出了根据本专利技术的一个实施例的、图3的DLF中的PFIR滤波器的示例。图5B示出了根据本专利技术的一个实施例的、图3的DLF中的PFIR 滤波器的另一示例。图6A是示出根据本专利技术的一个实施例的、图3的数字环路滤波 器中的各种信号的示例波形的非抽样时序图。图6B是示出根据本专利技术的一个实施例的、图3的DLF中的各种 信号的示例波形的抽样时序图。图6C是示出根据本专利技术的一个实施例的、图3的DLF中的各种 信号的示例波形的抽样时序图。图7是可以包括本专利技术的方面的现场可编程门阵列(FPGA)的 简化局部框图。图8示出了可以体现本专利技术的技术的示例性数字系统的框图。 具体实施例方式图1示出了根据本专利技术的一个实施例的数字锁相环路(PLL)电 路100的示例。PLL 100包括bang-bang相位频率检测器(BBPFD ) 电路101、数字环路滤波器102、数控振荡器(DCO) 103和分频器 电路104。 PLL 100通常被制作在例如可编程逻辑集成电路或专用集 成电路(ASIC)的集成电路上。可编程逻辑集成电路包括现场可编程门阵列(FPGA)和可编程逻辑设备(PLD)。bang-bang相位频率检测器101将输入参考时钟信号CLK1的相 位与由分频器电^各104生成的反々赍时钟信号FBCLK的相位比^^。分 频器电路104是计数器电路，其划分来自DCO 103的周期性输出时 钟信号OUT的频率来生成反馈时钟信号FBCLK的频率。相位频率检 测器101生成数字相位检测器控制信号，其中，所述数字相位检测器 控制信号具有指示时钟信号CLK1与FBCLK之间的任何相位和/或频 率差的逻辑状态。数字环路滤波器102对来自相位频率检测器101的相位检测器控 制信号进行滤波以便生成被发送到数控振荡器(DCO) 103的输入端 子的振荡器控制信号。DCO 103还接收输入时钟信号CLK2。图l中 的时钟信号CLK1和CLK2可以是具有相同频率的同 一周期性信号或 具有不同频率的两个不同周期性信号。DCO 103响应于所述振荡器控 制信号和时钟信号CLK2而生成周期性输出时钟信号OUT。 DCO 103 响应振荡器控制信号的改变而改变时钟信号OUT的频率。图2是示出根据本专利技术的一个实施例的数字环路滤波器(DLF) 200的示例的简化局部框图。数字环路滤波器(DLF) 200是PLL100 中的数字环路滤波器102的示例。由此，DLF 200可以被用于例如PLL 100的数字锁相环路中。DLF 200包括逻辑模块201和移位寄存器204。图2还示出了 8 个开关205A-205H和8个电容器206A-206H。开关205和电容器206 被放置在例如DCO 103的数控振荡器中的电容器组中。8个电容器 206和8个开关205作为示例子在图2中被示出。DCO可以具有任意 合适数量的电容器和开关。DLF 200控制DCO中的开关205A-205H的导电状态。如图2中 所示，每个开关205耦合到对应的电容器206。每个电容器206耦合 于开关205与接收接地电压的端子之间。开关205被闭合以便将对应 电容器206耦合到DCO中的公共节点207。开关205被打开以便从 公共节点207断开对应电容器206的耦合。DLF 200闭合的开关205A-205H越多，导致越多的电容器 206A-206H中被一起并行地耦合，从而增大节点207处的电容。当节 点207处的电容增大时，DCO 103减小其输出时钟信号OUT的相位 和频率。DLF 200打开的开关205A-205H越多，导致越少的电容器 206A-206H被一起并行地耦合，从而减小节点207处的电容。当节点 207处的电容减小时，DCO 103增大其输出时钟信号OUT的相位和 频率。电容206A-206H可以是DCO 103中的变容二极管的一部分。DLF200中的移位寄存器204包含一组在图2中用正方形代表的 触发器。移位寄存器204中的触发器的数量等于DCO 103中的开关 的数量。每个触发器存储比特1 (即逻辑高状态)或比特0 (即逻辑 低状态)。代表存储在寄存器204中的每个触发器中的逻辑状态的信 号被发送到DCO 103,以便在没有任何二进制转换的情况下控制开关 205A-205H中的一个的导电状态。寄存器204中的每个触发器控制开 关205A-205H中的一个不同的开关。如果反馈时钟信号FBCLK的相位在时间上晚于输入参考时钟信 号CLK1的相位达到，则bang-bang相位频率检测器101导致相位误 差信号具有第一逻辑状态。DLF200接收来自相位频率检测器101的 相位误差信号。所述相位误差信号被作为相位检测器控制信号的一部 分发送到DLF 102/200。当所述相位误差信号处于第一逻辑状态时， DLF 200生成信号202,该信号202就图2的朝向来说从寄存器204 的顶部向下将更多比特0串行地移入移位寄存器204。信号202导致 存储在移位寄存器204中的比特0的总数增加。当存储在寄存器204 中的比特0的数量增加时，更多的开关205中被打开，这导致节点207 处的电容减小。响应于节点207处的被减小的电容，DCO103增大输 出时钟信号OUT的相位和频率，其导致FBCLK的相位和频率增大 (即，时钟跃迁在时间上更早发生)。由锁相环路100的反馈动作及 时进行的该操作驱动CLK1与FBCLK之间的相位误差趋于零。如果反馈时钟信号FBCLK的相位在时间上早于输入参考时钟信 号CLK1的相位到达，则bang-bang相位频率检测器101导致相位误差信号具有第二逻辑状态。当相位误差信号处于该第二逻辑状态时，DLF 200生成信号203，该信号203就图2中的朝向来说从寄存器204 的底部向上将更多比特1串行地移入移位寄存器204中。信号203导 致存储在移位寄存器204中的比特1的总数增加。当存储在移位寄存 器204中的比特1的数量增加时，本文档来自技高网...

【技术保护点】
一种数字环路滤波器，其包括：　精细控制电路，其响应于第一相位误差信号而将反馈时钟信号的相位调整第一相位调整，所述第一相位误差信号指示参考时钟信号与所述反馈时钟信号之间的相位误差的符号；以及　粗略控制电路，其响应于第二相位误差信号 而将所述反馈时钟信号的相位调整第二相位调整，其中，所述第二相位调整大于所述第一相位调整，以及，所述第二相位误差信号指示所述参考时钟信号与所述反馈时钟信号之间的相位误差的幅度。

【技术特征摘要】
US 2008-9-19 61/098,694;US 2008-11-17 12/272,2661.一种数字环路滤波器，其包括精细控制电路，其响应于第一相位误差信号而将反馈时钟信号的相位调整第一相位调整，所述第一相位误差信号指示参考时钟信号与所述反馈时钟信号之间的相位误差的符号；以及粗略控制电路，其响应于第二相位误差信号而将所述反馈时钟信号的相位调整第二相位调整，其中，所述第二相位调整大于所述第一相位调整，以及，所述第二相位误差信号指示所述参考时钟信号与所述反馈时钟信号之间的相位误差的幅度。2. 根据权利要求1所述的数字环路滤波器，其中，所述精细控制电路 生成精细控制信号，所述精细控制信号响应于所述第一相位误差信号而改 变时钟信号生成电路中的节点处的电容，以调整所述反馈时钟信号的相位， 以及其中，所述粗略控制电路生成粗略控制信号，所述粗略控制信号响应 所述第二相位误差信号而改变所述时钟信号生成电路中的节点处的电容，以调整所述反馈时钟信号的相位。3. 根据权利要求2所述的数字环路滤波器，其进一步包括 串行有限冲击响应滤波器，其响应于所述第一相位误差信号而将所述反馈时钟信号的相位调整小于所述第一相位调整的第三相位调整，其中，容来影响所述反馈时钟信号的相位的改变。4. 根据权利要求1所述的数字环路滤波器，其中，所述粗略控制电路 进一步包括中等控制电路，其响应于所述第二相位误差信号并响应于第三相位误 差信号而调整所述反馈时钟信号的相位，其中，所述第二相位误差信号指 示所述反馈时钟信号提前于所述参考时钟信号至少一定相位差，以及，所 述第三相位误差信号指示所述反馈时钟信号落后于所述参考时钟信号至少所述相4立差；以及频带控制电路，其响应于第一频率误差信号和响应于第二频率误差信 号而调整所述反馈时钟信号的频率，其中，所述第一频率误差信号指示所 述反馈时钟信号提前于所述参考时钟信号至少一定频率差，以及，所述第 二频率误差信号指示所述反馈时钟信号落后于所述参考时钟信号至少所述 频率差。5. 根据权利要求4所述的数字环路滤波器，其中，所述精细控制电路 包括第一移位寄存器，所述中等控制电路包括第二移位寄存器，以及所述 频带控制电路包括第三移位寄存器，以及其中，改变存储在所述第一移位寄存器中的所有位生成所述反馈时钟 信号的频率差，该频率差等于通过改变存储在第二移位寄存器中的两个位 导致的所述反馈时钟信号的频率差。6. 根据权利要求4所述的数字环路滤波器，其中，所述精细控制电路 生成精细控制信号，所述精细控制信号响应于所述第一相位误差信号而改 变时钟信号生成电路中的节点处的电容，以便调整所述反馈时钟信号的相 位，其中，所述中等电路生成中等控制信号，所述中等控制信号响应于所 述第二相位误差信号和响应于所述第三相位误差信号而改变所述时钟信号 生成电路中的节点处的电容，以调整所述反馈时钟信号的相位，以及其中，所述频带控制电路生成频带控制信号，所述频带控制信号响应 所述第 一频率误差信号和响应于所述第二频率误差信号而改变所述时钟生...

【专利技术属性】
技术研发人员：WW贝雷扎，M莫萨维，CE伯恩特，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：US[美国]