本发明专利技术公开了一种总线模块与环路滤波模块的时钟轮转控制方法和装置，所述装置包括第一存储模块和第二存储模块，在工作时某一个存储模块用于环路滤波模块写入数据，另一个存储模块用于总线模块读取数据，两者时钟分离轮转切换，使得读写数据可以流水作业，大大提高了数据读写效率。同时，采用两个存储模块来存储读写数据，任意一个存储模块只需满足在同一时刻可以进行读操作或写操作中的一项即可，相较于需要满足在同一时刻既可读又可写的存储模块而言，减小了硬件面积，进而节约了硬件成本。
【技术实现步骤摘要】
本专利技术涉及集成电路领域，尤其涉及一种总线模块与环路滤波模块的时钟轮转控制方法和装置。
技术介绍
目前市面上存在的总线模块与环路滤波模块交互方法中，通常采用FIFO的形式进行数据传输，在硬件层面上需要用到双口 RAM，用以满足环路滤波写入数据以及总线模块读取数据的需要，但双口 RAM其硬件面积较大(在单口 RAM与双口 RAM缓存空间一致的情况下，双口 RAM的硬件面积通常为单口 RAM的1.5倍)，硬件成本高，且当总线模块读取数据的速度长时间低于环路滤波模块写入数据的速度时，往往会出现数据堵塞现象，导致环路滤波模块无法再写入数据。而如果采用单口 RAM来实现总线模块与环路滤波模块的交互，由于单口 RAM无法同时进行读操作和写操作，因而其在进行交互过程中效率低下，无法满足实际应用需求。因而，如何解决在进行总线模块与环路滤波模块交互过程中，采用双口 RAM硬件面积大、成本高，且容易导致数据出现堵塞，以及采用单口 RAM效率低下、无法满足实际应用需要的问题，是集成电路领域一个亟需解决的问题。
技术实现思路
为此，需要提供一种总线模块与环路滤波模块的时钟轮转控制技术方案，用以解决在进行总线模块与环路滤波模块交互过程中，采用双口 RAM硬件面积大、成本高，且容易导致数据出现堵塞，以及采用单口 RAM效率低下、无法满足实际应用需要的问题。为实现上述目的，专利技术人提供了一种总线模块与环路滤波模块的时钟轮转控制装置，所述装置包括总线模块、环路滤波模块、存储模块和控制模块，所述存储模块包括第一存储模块和第二存储模块，所述控制模块包括写控制模块和读控制模块；所述总线模块与读控制模块连接，所述读控制模块与第一存储模块连接，所述读控制模块与第二存储模块连接；所述环路滤波模块与写控制模块连接，所述写控制模块与第一存储模块连接，所述写控制模块与第二存储模块连接；所述写控制模块用于生成环路滤波模块第一写有效信号；所述环路滤波模块用于接收第一写有效信号，将第一数据写入第一存储模块；所述读控制模块用于在环路滤波模块将第一数据写入第一存储模块完成后，生成总线模块第一读有效信号；所述总线模块用于接收第一读有效信号，读取第一存储模块中的第一数据，所述写控制模块还用于生成环路滤波模块第二写有效信号；所述环路滤波模块还用于接收第二写有效信号，将第二数据写入第二存储模块；所述读控制模块还用于在环路滤波模块将第二数据写入第二存储模块完成后，生成总线模块第二读有效信号；所述总线模块还用于接收第二读有效信号，读取第二存储模块中的第二数据。进一步地，所述写有效信号和读有效信号通过计数器实现，则所述第二写有效信号相对于第一写有效信号计数器的值加1，所述第二读有效信号相对于第一读有效信号计数器的值加1。进一步地，所述第一存储模块和第二存储模块为单口 RAM。进一步地，所述装置还包括判断模块，所述判断模块用于判断环路滤波模块的数据是否全部写入完成，并在数据全部写入完成后，发出结束信号。专利技术人还提供了一种总线模块与环路滤波模块的时钟轮转控制方法，所述方法应用于总线模块与环路滤波模块的时钟轮转控制装置，所述装置包括总线模块、环路滤波模块、存储模块和控制模块，所述存储模块包括第一存储模块和第二存储模块，所述控制模块包括写控制模块和读控制模块；所述总线模块与读控制模块连接，所述读控制模块与第一存储模块连接，所述读控制模块与第二存储模块连接；所述环路滤波模块与写控制模块连接，所述写控制模块与第一存储模块连接，所述写控制模块与第二存储模块连接；则所述方法包括以下步骤:写控制模块生成环路滤波模块第一写有效信号；环路滤波模块接收第一写有效信号，将第一数据写入第一存储模块；读控制模块在环路滤波模块将第一数据写入第一存储模块完成后，生成总线模块第一读有效信号；总线模块接收第一读有效信号，读取第一存储模块中的第一数据，写控制模块生成环路滤波模块第二写有效信号；环路滤波模块接收第二写有效信号，将第二数据写入第二存储模块；读控制模块在环路滤波模块将第二数据写入第二存储模块完成后，生成总线模块第二读有效信号；总线模块接收第二读有效信号，读取第二存储模块中的第二数据。进一步地，所述写有效信号和读有效信号通过计数器实现，则所述第二写有效信号相对于第一写有效信号计数器的值加1，所述第二读有效信号相对于第一读有效信号计数器的值加1。进一步地，所述第一存储模块和第二存储模块为单口 RAM。进一步地，所述方法还包括:当总线模块和环路滤波模块同时对第一存储模块或第二存储模块进行操作时，总线模块对第一存储模块或第二存储模块的数据进行读取，环路滤波模块不向第一存储模块或第二存储模块中写入数据。进一步地，所述方法还包括:判断环路滤波模块的数据是否全部写入完成，并在数据全部写入完成后，发出结束信号。区别于现有技术，上述技术方案所述的总线模块与环路滤波模块的时钟轮转控制方法和装置，所述装置包括第一存储模块和第二存储模块，在工作时某一个存储模块用于环路滤波模块写入数据，另一个存储模块用于总线模块读取数据，两者时钟分离轮转切换，使得读写数据可以流水作业，大大提高了数据读写效率。同时，采用两个存储模块来存储读写数据，任意一个存储模块只需满足在同一时刻可以进行读操作或写操作中的一项即可，相较于需要满足在同一时刻既可读又可写的存储模块而言，减小了硬件面积，进而节约了硬件成本。【附图说明】图1为本专利技术一【具体实施方式】涉及的总线模块与环路滤波模块的时钟轮转控制装置的模块示意图；图2为本专利技术一【具体实施方式】涉及的总线模块与环路滤波模块的时钟轮转控制方法的流程示意图。附图标记说明:101、总线模块；102、环路滤波模块；103、存储模块；113、第一存储模块；123、第二存储模块；104、控制模块；114、写控制模块；124读控制模块。【具体实施方式】为详细说明技术方案的
技术实现思路
、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。请参阅图1，为本专利技术一【具体实施方式】涉及的总线模块与环路滤波模块的时钟轮转控制装置的模块示意图。所述装置包括总线模块101、环路滤波模块102、存储模块103和控制模块104，所述存储模块103包括第一存储模块113和第二存储模块123，所述控制模块104包括写控制模块114和读控制模块124 ;所述总线模块101与读控制模块124连接，所述读控制模块124与第一存储模块113连接，所述读控制模块124与第二存当前第1页1 2 3 本文档来自技高网...
【技术保护点】
一种总线模块与环路滤波模块的时钟轮转控制装置，其特征在于，所述装置包括总线模块、环路滤波模块、存储模块和控制模块，所述存储模块包括第一存储模块和第二存储模块，所述控制模块包括写控制模块和读控制模块；所述总线模块与读控制模块连接，所述读控制模块与第一存储模块连接，所述读控制模块与第二存储模块连接；所述环路滤波模块与写控制模块连接，所述写控制模块与第一存储模块连接，所述写控制模块与第二存储模块连接；所述写控制模块用于生成环路滤波模块第一写有效信号；所述环路滤波模块用于接收第一写有效信号，将第一数据写入第一存储模块；所述读控制模块用于在环路滤波模块将第一数据写入第一存储模块完成后，生成总线模块第一读有效信号；所述总线模块用于接收第一读有效信号，读取第一存储模块中的第一数据，所述写控制模块还用于生成环路滤波模块第二写有效信号；所述环路滤波模块还用于接收第二写有效信号，将第二数据写入第二存储模块；所述读控制模块还用于在环路滤波模块将第二数据写入第二存储模块完成后，生成总线模块第二读有效信号；所述总线模块还用于接收第二读有效信号，读取第二存储模块中的第二数据。
【技术特征摘要】
【专利技术属性】
技术研发人员：张明懿，
申请(专利权)人：福州瑞芯微电子股份有限公司，
类型：发明
国别省市：福建;35
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