【技术实现步骤摘要】
本专利技术属于微电子和第三代半导体材料，具体涉及一种半导体器件外延结构的制备方法。
技术介绍
1、随着高压开关和高速射频电路的发展，氮化镓高电子迁移率晶体管(gan hemt)成为该领域研究的重点。常规的gan hemt器件均为耗尽型，阈值电压＜0v，需要使用负的开启电压。在功率、射频及微波芯片设计时，其负栅压的电源设计增加了设计成本；增强型hemt的阈值电压为正值，实际应用中只需要一个正的偏压即可使其工作或夹断。这样可以消除负偏压的电路设计，使电路简单化，减少电路设计的复杂性和制备的成本，对大规模功率微波射频电路应用来说，其意义十分重大。对于功率开关电路，增强型hemt器件保证在驱动电路失效时，hemt器件处于关断状态，从而对功率开关系统提供了失效保护。
2、有几种方法可以实现常关型hemt器件，如氟离子注入、具有mis栅极、p-gan栅极等的部分或全部凹陷的algan等。在上述方法中，p-gan栅极已被证明是最可靠的，目前正被使用在商业产品中，在较薄的(例如)algan势垒层顶部形成p-gan层(p-algan或p-inaln)可以有效地耗尽二维电子气(2deg)，从而实现常关操作。这种二维电子气(2deg)耗尽效应在很大程度上取决于algan势垒层的厚度，al％组分以及algan势垒层顶部的p-gan中mg的掺杂浓度，并且随着algan势垒层的厚度(>20nm)和/或al％(>20％)的增加而逐渐减弱。因此，要获得理想的阈值电压vth(例如1～2v)，必须同时调整algan势垒层的厚度和al％。p>
3、因此，现有方案中，较为普遍的一种实现p-gan基增强型hemt的方法是将势垒层设计为12nm-15nm，阈值电压约为2v左右，但是，由于势垒层的厚度比较薄会导致p-gan中的mg原子容易扩散到沟道层中，进而使器件的导通电阻增大，影响hemt器件的工作效率。而在p-gan基增强型hemt器件中，为了有效的减少p-gan中的mg原子扩散到沟道层的数量，通常采用的手段是将势垒层变厚，但是，势垒层变厚，会导致p-gan层的跨导栅控能力变弱从而使阈值电压的值向负向移动，从而使阈值电压变小，甚至变负，从而失去其常关型特性。因此需要在两者之间进行平衡。
4、现有技术的主要问题：由于要得到vth偏正(1～2v的开关电压)，需降低势垒层的厚度同时降低势垒层中的al％组分或者是提高p-gan层中mg的掺杂浓度；但调整后带来了三个问题：1.势垒层厚度变薄，使在势垒层上面的p-gan层在生长过程中mg很容易扩散到2deg沟道层中，从而降低2deg的浓度，增加ron，降低器件性能；2.势垒层变薄和al％组分降低，使2deg的浓度降低，增加导通电阻影响gan的器件性能，同时由于厚度变薄，该材料层的晶体质量变差，也使势垒层的可靠性变差；3.提高p-gan层中的mg浓度，会导致mg更加容易扩散到沟道层，从而影响器件性能。
5、目前业内，针对势垒层做了大量的工作，比如采用合金势垒层(一层或多层aln层)或者不同组分浓度的alingan(al和in的组分变化)交替形成的超晶格势垒层，其两种思路的核心思想即提高势垒层的厚度，但是势垒层的厚度增加会导致p-gan层的跨导栅控能力变弱，使得在沟道层的电子不易被控制，从而会形成漏电，也就是说由于势垒层变厚之后，p-gan层所生成的能带中的价带很难把沟道层中的gan的价带拉高，使其高于费米能级。如果低于费米能级，那么该器件性能就变成了常开型，也就是阈值电压变负。
6、以上
技术介绍
内容的公开仅用于辅助理解本专利技术的专利技术构思及技术方案，其并不必然属于本专利申请的现有技术，在没有明确的证据表明上述内容在本专利申请的申请日以前已经公开的情况下，上述
技术介绍
不应当用于评价本申请的新颖性和创造性。
技术实现思路
1、鉴于此，为了克服现有技术的缺陷，本专利技术的目的是提供一种半导体器件外延结构的制备方法，得到的半导体器件的外延结构，能够在保证vth变化不大或者有所提升的前提下，可以采用更厚的势垒层和更高的al％组分，且能更加有效的抑制上层mg的扩散和更好发挥器件性能。
2、为了达到上述目的，本专利技术采用以下的技术方案：
3、一种半导体器件的外延结构，依次包括衬底、aln层、过渡层、高阻层、沟道层、势垒层和p-gan层，所述沟道层和高阻层之间设置有一层或多层的掺杂有mg的新增p-gan层，所述沟道层和高阻层之间设置有一层或多层的新增沟道层，最靠近所述沟道层的一层为所述新增p-gan层，最靠近所述高阻层的一层为所述新增沟道层。
4、本专利技术的半导体器件的外延结构，重新设计了势垒层下方的结构，在gan沟道层下方增加一层或者多层掺杂低浓度mg的p-gan层，在保证vth变化不大或者有所提升的前提下，可以采用更厚的势垒层(>20nm)和更高的al％组分(>20％)，更加有效的抑制上层p-gan层中mg的扩散和更好发挥器件性能。
5、根据本专利技术的一些优选实施方面，所述沟道层的厚度大于20nm。
6、根据本专利技术的一些优选实施方面，所述沟道层和高阻层之间设置有一层掺杂有mg的新增p-gan层，所述掺杂有mg的新增p-gan层与所述高阻层之间设置有一层新增沟道层。
7、根据本专利技术的一些优选实施方面，所述沟道层和高阻层之间设置有多层掺杂有mg的新增p-gan层和多层新增沟道层；所述掺杂有mg的新增p-gan层和所述新增沟道层交替设置；且最靠近所述沟道层的一侧为掺杂有mg的新增p-gan层，最靠近所述高阻层的一侧为新增沟道层。
8、根据本专利技术的一些优选实施方面，靠近所述高阻层的新增p-gan层中mg的掺杂浓度大于靠近所述沟道层的新增p-gan层中mg的掺杂浓度。其主要目的：一、避免靠近势垒层的过高浓度的mg形成并有可能扩散到沟道层里面去，从而影响器件性能；二、通过多层不同浓度的p-gan层可以更加有效的吸引住或者耗尽沟道层中的电子，同时也能在外延层中形成内建的pn结，消耗材料中的电荷使外延层材料的耐电压性能更好。
9、根据本专利技术的一些优选实施方面，所述新增p-gan层中mg的掺杂浓度为1e17/cm3～5e18/cm3。
10、根据本专利技术的一些优选实施方面，靠近所述高阻层的新增p-gan层的厚度大于靠近所述沟道层的新增p-gan层的厚度。
11、根据本专利技术的一些优选实施方面，所述新增p-gan层的厚度为10nm～20nm。
12、根据本专利技术的一些优选实施方面，靠近gan高阻层的新增gan沟道层的厚度大于靠近gan沟道层的新增gan沟道层的厚度。
13、本专利技术还提供了一种如上所述的半导体器件的外延结构的制备方法，包括如下步骤：
14、在衬底上依次生长aln层、过渡层、高阻层、一层或多层的掺杂有mg的新增p-gan层、一层或多层的新增沟道层、沟道层、势垒层和p-gan层；所述新增p-gan层和新增沟道层交替设置。
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1.一种半导体器件外延结构的制备方法，其特征在于，包括如下步骤：
2.根据权利要求1所述的制备方法，其特征在于，所述新增p-GaN层和新增沟道层的制备具体包括如下步骤：
3.根据权利要求1所述的制备方法，其特征在于，生长所述新增p-GaN层和新增沟道层时的制备参数为：N2氛围，温度为900～1000℃，压力为100～200mbar，V/III比为5000～10000。
4.根据权利要求1-3任意一项所述的制备方法，其特征在于，制备得到的所述新增p-GaN层和新增沟道层的表面粗糙度小于0.5nm。
5.根据权利要求1所述的制备方法，其特征在于，靠近所述高阻层的新增p-GaN层中Mg的掺杂浓度大于靠近所述沟道层的新增p-GaN层中Mg的掺杂浓度。
6.根据权利要求1或5所述的制备方法，其特征在于，所述新增p-GaN层中Mg的掺杂浓度为1E17/cm3～5E18/cm3。
7.根据权利要求1所述的制备方法，其特征在于，最靠近所述沟道层的一层为所述新增p-GaN层，最靠近所述高阻层的一层为所述新增沟道层；最靠近所述沟
8.根据权利要求1所述的制备方法，其特征在于，靠近所述高阻层的新增p-GaN层的厚度大于靠近所述沟道层的新增p-GaN层的厚度。
9.根据权利要求1所述的制备方法，其特征在于，所述新增p-GaN层的厚度为10nm～20nm；所述新增GaN沟道层的厚度为20～50nm。
10.根据权利要求1所述的制备方法，其特征在于，所述势垒层的厚度大于或等于20nm；所述势垒层中Al组分的含量大于或等于20％。
...【技术特征摘要】
1.一种半导体器件外延结构的制备方法，其特征在于，包括如下步骤：
2.根据权利要求1所述的制备方法，其特征在于，所述新增p-gan层和新增沟道层的制备具体包括如下步骤：
3.根据权利要求1所述的制备方法，其特征在于，生长所述新增p-gan层和新增沟道层时的制备参数为：n2氛围，温度为900～1000℃，压力为100～200mbar，v/iii比为5000～10000。
4.根据权利要求1-3任意一项所述的制备方法，其特征在于，制备得到的所述新增p-gan层和新增沟道层的表面粗糙度小于0.5nm。
5.根据权利要求1所述的制备方法，其特征在于，靠近所述高阻层的新增p-gan层中mg的掺杂浓度大于靠近所述沟道层的新增p-gan层中mg的掺杂浓度。
6.根据权利要求1或5所述的制备方法...
【专利技术属性】
技术研发人员：程万希，梁辉南，王荣华，姜仁波，李强，
申请(专利权)人：润新微电子大连有限公司，
类型：发明
国别省市：
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