【技术实现步骤摘要】
本专利技术涉及半导体，尤其涉及一种gan hemt级联型器件多层叠封结构及其制备方法。
技术介绍
1、gan作为第三代半导体材料，gan材料系列具有低的热产生率和高的击穿电场，散热性能好，有利于器件在大功率条件下工作。gan hemt级联型器件具有大的能带隙，高峰值饱和电子速度，高浓度二维电子气，及较高的电子迁移率，使得器件的导通电阻达到非常低的值，低导通电阻ron与栅极电荷qg的乘积即ron*qg可以显著降低开关损耗。故，gan hemt级联型器件广泛应用于射频、微波和功率开关电源等领域。
2、如图1所示，目前gan hemt级联型器件大多数以平行的基板3和mos芯片4组合与gan芯片2的2d封装结构为主，通过在gan芯片2的外层开设一个小窗口使其源极露出，通过键合引线的方式将gan芯片2的源极与基板3连接，参见图1，现有的平面结构需要通过多条wb键合引线将各个部件电连接。而wb键合引线规格的粗细、根数、长度都会影响到产品关键参数ron(receive optimization for next)，同时wb键合引线还会带入额外的寄生电感等，导致gan hemt级联型器件性能折扣。
3、因此，现有的gan hemt级联型器件的结构至少存在以下缺点：
4、（1）现有的平行的2d封装结构，使得gan hemt级联型器件的外形尺寸相对偏大，不仅封装成本高且无法满足更小尺寸的使用要求；
5、（2）现有的gan芯片上开设的窗口较小，不利于器件之间的互联互通；
6、（3）现有的ga
7、以上
技术介绍
内容的公开仅用于辅助理解本专利技术的专利技术构思及技术方案，其并不必然属于本申请的现有技术，也不必然会给出技术教导；在没有明确的证据表明上述内容在本申请的申请日之前已经公开的情况下，上述
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不应当用于评价本申请的新颖性和创造性。
技术实现思路
1、本专利技术的目的是提供一种gan hemt级联型器件多层叠封结构及其制备方法，能够获得更小尺寸以及更佳性能的gan hemt级联型器件。
2、为达到上述目的，本专利技术采用的技术方案如下：
3、一种gan hemt级联型器件多层叠封结构，包括gan芯片、基板和mos芯片；其中，所述基板的中间为绝缘层，其正反两面均设有导电层；
4、所述gan芯片上设置有一个源极窗口，所述源极窗口内任意一点均被配置为所述gan芯片的源极；
5、所述基板和所述mos芯片为层叠结构，包括：所述mos芯片设置在所述基板的正面，并且其设有源极的表面与所述基板的正面贴合连接，进而形成所述层叠结构，或者，所述基板设置在所述mos芯片上，并且所述基板的背面与所述mos芯片的源极所在表面贴合连接，进而形成所述层叠结构；所述层叠结构设置在所述源极窗口内，并且所述源极窗口的尺寸大于所述层叠结构的尺寸，所述层叠结构的尺寸被定义为所述基板和mos芯片的投影面积；
6、通过将所述层叠结构设置在所述源极窗口上并且配置所述基板和所述mos芯片分别与所述gan芯片电连接，使得所述mos芯片的源极与所述gan芯片的栅极电连接，所述mos芯片的漏极与所述gan芯片的源极电连接。
7、进一步地，承前所述的任一技术方案或多个技术方案的组合，还包括引线框架基岛，所述引线框架基岛上设置有所述gan hemt级联型器件的栅极、漏极和源极，以及一导电区域，所述导电区域被配置为与所述gan hemt级联型器件的源极电连接；
8、所述gan芯片设置在所述引线框架基岛上，所述gan芯片上与所述源极窗口所在表面相对的表面与所述引线框架基岛贴合连接，并且所述gan芯片的栅极与所述导电区域电连接。
9、进一步地，承前所述的任一技术方案或多个技术方案的组合，所述gan芯片的栅极、源极和漏极均设置在所述源极窗口所在表面，通过键合引线的方式将所述gan芯片的栅极与所述导电区域电连接；或者，
10、所述gan芯片的源极、漏极均设置在所述源极窗口所在表面，其栅极设置在与所述源极窗口所在表面相对的表面，通过导电胶将gan芯片的栅极与所述导电区域电连接。
11、进一步地，承前所述的任一技术方案或多个技术方案的组合，所述mos芯片设置在所述基板的正面，并且其设有源极的表面与所述基板的正面贴合连接，进而形成所述层叠结构；
12、所述基板的正面设置有第一导电层，所述mos芯片的源极与所述第一导电层电连接，所述第一导电层还被配置为与所述导电区域电连接；
13、所述基板的背面与所述源极窗口贴合连接，并且所述基板的背面设有第二导电层，所述第二导电层被配置为与所述gan芯片的源极电连接。
14、进一步地，承前所述的任一技术方案或多个技术方案的组合，所述mos芯片的漏极被配置为通过键合引线的方式与所述源极窗口电连接；和/或，
15、所述第一导电层通过导电胶与所述mos芯片的源极粘合连接以及通过键合引线的方式与所述导电区域电连接；和/或，
16、所述第二导电层通过导电胶与所述gan芯片的源极粘合连接；和/或，
17、所述mos芯片的栅极通过键合引线的方式与所述gan hemt级联型器件的栅极电连接，所述gan芯片的漏极设置在所述源极窗口所在表面，并且所述gan芯片的漏极通过键合引线的方式与所述gan hemt级联型器件的漏极电连接。
18、进一步地，承前所述的任一技术方案或多个技术方案的组合，所述mos芯片为ldmos芯片。
19、进一步地，承前所述的任一技术方案或多个技术方案的组合，所述基板设置在所述mos芯片上，并且所述基板的背面与所述mos芯片的源极所在表面贴合连接，进而形成所述层叠结构；
20、所述基板的背面设置有第三导电层，所述第三导电层与所述mos芯片的源极电连接；
21、所述mos芯片设置在所述源极窗口上，并且所述mos芯片设置有其漏极的表面与所述源极窗口贴合连接，使得所述mos芯片的漏极与所述gan芯片的源极电连接；
22、所述基板的正面设有第四导电层，所述第四导电层与所述源极窗口电连接。
23、进一步地，承前所述的任一技术方案或多个技术方案的组合，所述第四导电层通过键合引线的方式与所述源极窗口电连接；和/或，
24、所述mos芯片的漏极通过导电胶与所述源极窗口粘合连接；和/或，
25、所述第三导电层通过导电胶与所述mos芯片的源极电连接；和/或，
26、所述mos芯片的栅极通过键合引线的方式与所述gan hemt级联型器件的栅极电连接，所述gan芯片的漏极设置在所述源极窗口所在表面，并且所述gan芯片的漏极通过键合引线的方式与所述gan hemt级联型器件的漏极电连接。
27、进一步本文档来自技高网...
【技术保护点】
1.一种GaN HEMT级联型器件多层叠封结构，其特征在于，包括GaN芯片（2）、基板（3）和MOS芯片（4）；其中，所述基板（3）的中间为绝缘层，其正反两面均设有导电层；
2.根据权利要求1所述的GaN HEMT级联型器件多层叠封结构，其特征在于，还包括引线框架基岛（1），所述引线框架基岛（1）上设置有所述GaN HEMT级联型器件的栅极、漏极和源极，以及一导电区域，所述导电区域被配置为与所述GaN HEMT级联型器件的源极电连接；
3.根据权利要求2所述的GaN HEMT级联型器件多层叠封结构，其特征在于，所述GaN芯片（2）的栅极、源极和漏极均设置在所述源极窗口（5）所在表面上，通过键合引线的方式将所述GaN芯片（2）的栅极与所述导电区域电连接；或者，
4.根据权利要求2所述的GaN HEMT级联型器件多层叠封结构，其特征在于，所述MOS芯片（4）设置在所述基板（3）的正面，并且其设有源极的表面与所述基板（3）的正面贴合连接，进而形成所述层叠结构；
5.根据权利要求4所述的GaN HEMT级联型器件多层叠封结构，其特征在于，所
6.根据权利要求5所述的GaN HEMT级联型器件多层叠封结构，其特征在于，所述MOS芯片（4）为LDMOS芯片。
7.根据权利要求2所述的GaN HEMT级联型器件多层叠封结构，其特征在于，所述基板（3）设置在所述MOS芯片（4）上，并且所述基板（3）的背面与所述MOS芯片（4）的源极所在表面贴合连接，进而形成所述层叠结构；
8.根据权利要求7所述的GaN HEMT级联型器件多层叠封结构，其特征在于，所述第四导电层通过键合引线的方式与所述源极窗口（5）电连接；和/或，
9.根据权利要求8所述的GaN HEMT级联型器件多层叠封结构，其特征在于，所述MOS芯片（4）为VDMOS芯片。
10.根据权利要求1所述的GaN HEMT级联型器件多层叠封结构，其特征在于，所述MOS芯片（4）的源极被配置为所述级联型器件的源极，其栅极被配置为所述级联型器件的栅极；
11.一种GaN HEMT级联型器件多层叠封结构的制备方法，其特征在于，包括以下步骤：
12.一种GaN HEMT级联型器件多层叠封结构的制备方法，其特征在于，包括以下步骤：
13.根据权利要求11或12所述的制备方法，其特征在于，所述制备方法还包括：采用模注成型工艺对完成电连接的GaN芯片、基板、MOS芯片和引线框架基岛的一体结构进行封装。
...【技术特征摘要】
1.一种gan hemt级联型器件多层叠封结构，其特征在于，包括gan芯片（2）、基板（3）和mos芯片（4）；其中，所述基板（3）的中间为绝缘层，其正反两面均设有导电层；
2.根据权利要求1所述的gan hemt级联型器件多层叠封结构，其特征在于，还包括引线框架基岛（1），所述引线框架基岛（1）上设置有所述gan hemt级联型器件的栅极、漏极和源极，以及一导电区域，所述导电区域被配置为与所述gan hemt级联型器件的源极电连接；
3.根据权利要求2所述的gan hemt级联型器件多层叠封结构，其特征在于，所述gan芯片（2）的栅极、源极和漏极均设置在所述源极窗口（5）所在表面上，通过键合引线的方式将所述gan芯片（2）的栅极与所述导电区域电连接；或者，
4.根据权利要求2所述的gan hemt级联型器件多层叠封结构，其特征在于，所述mos芯片（4）设置在所述基板（3）的正面，并且其设有源极的表面与所述基板（3）的正面贴合连接，进而形成所述层叠结构；
5.根据权利要求4所述的gan hemt级联型器件多层叠封结构，其特征在于，所述mos芯片（4）的漏极被配置为通过键合引线的方式与所述源极窗口（5）电连接；和/或，
6.根据权利要求5所述的gan hemt级联型器件...
【专利技术属性】
技术研发人员：田茂康，梁辉南，王荣华，任永硕，张奇，
申请(专利权)人：润新微电子大连有限公司，
类型：发明
国别省市：
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