【技术实现步骤摘要】
与本公开的示例实施例一致的装置涉及一种半导体器件单元架构，其中电源轨形成在包括堆叠式场效应晶体管的单元的中心线区域。
技术介绍
1、对于包括多个场效应晶体管的按比例缩小(scaled down)的单元架构的日益增长的需求要求在非常有限的单元面积中形成复杂的后段制程(back-end-of-line，beol)金属线和中段制程(middle-of-line，mol)接触插塞。
2、图1示出了根据相关技术的简化的半导体器件单元的平面图，其中在垂直相同水平(level)上形成的场效应晶体管的两个有源图案彼此分离。
3、参考图1，半导体器件单元10可以包括两个有源图案rx1和rx2，以及在分别直接连接到正电压源(vdd)和地电压源(vss)的两个电源轨pr1和pr2之间的衬底105上形成的多个栅极结构pc1-pc3。有源图案rx1、rx2和电源轨pr1、pr2在作为沟道长度方向的d1方向上延伸，并且栅极结构pc1-pc3在作为沟道宽度方向的d2方向上延伸。沟道长度方向也可以称为单元长度方向，并且沟道宽度方向也可以称为单元高度方向。电源轨pr1和pr2分别形成在单元10的上边界10u和下边界10l处。有源图案rx1和rx2形成在电源轨pr1和pr2之间，并且在单元10中在d2方向上彼此分离。电源轨pr1和pr2可以直接连接到vdd和vss，或者通过电压调节器电路连接到vdd和vss。
4、对于至少一个p型金属氧化物半导体场效应晶体管(p-type metal-oxide-semiconductor fi
5、为了完成单元10中的逻辑电路，多条beol金属线和将beol金属线连接到有源图案rx1和rx2的mol接触插塞可以在有源图案rx1和rx2或衬底105上方在多个水平或层处跨单元10形成。例如，在单元10的平面图中，各个栅极结构pc1-pc3的多个栅极接触插塞cb1-cb3可以形成在设置在两个有源图案rx1和rx2之间的mol区域mr中，以将栅极结构pc1-pc3中的一个或多个连接到beol金属线。mol区域mr可以形成在单元10的虚拟水平中心线vc周围，使得mol区域mr不与有源图案rx1和rx2重叠。可以在单元10中提供mol区域mr以用于在其中以较低的复杂度形成至少栅极接触插塞cb1-cb3。
6、然而，随着其中两个或更多个场效应晶体管在垂直于d1方向和d2方向的d3方向上垂直堆叠的三维堆叠式场效应晶体管(three-dimensionally-stacked field-effecttransistor，3dsfet)的引入，单元10中的mol区域mr可能由于3dsfet的堆叠结构而变得更加拥挤。
7、图2a示出了根据相关技术的简化的半导体器件单元的平面图，其中两个有源图案垂直堆叠以形成3dsfet结构，并且图2b示出了沿着图2a所示的线i-i’截取的截面图。
8、参考图2a-图2b，半导体器件单元20可以包括两个垂直堆叠的有源图案rx1和rx2，以及在分别连接到vdd和vss的两个电源轨pr1和pr2之间的衬底205上形成的多个栅极结构pc1-pc3。有源图案rx1、rx2和电源轨pr1、pr2在d1方向上延伸，并且栅极结构pc1-pc3在d2方向上延伸。电源轨pr1和pr2分别形成在单元20的上边界20u和下边界20l处。
9、在单元20中，堆叠在有源图案rx2上方的有源图案rx1在d2方向上可以具有比有源图案rx2更小的宽度，因此，两个有源图案rx1和rx2在衬底205上彼此部分重叠以形成3dsfet。因此，没有与有源图案rx1垂直重叠的有源图案rx2的一部分可以在d3方向上暴露，如图2a所示。尽管未示出，但是有源图案rx1和rx2可以通过其间的隔离层彼此隔离。
10、然而，在单元20中，在单元20的虚拟水平中心线周围形成的mol区域mr不再有垂直在其下方的有源图案。因此，对于3dsfet在有源图案100和200垂直上方的mol区域中形成mol接触插塞(诸如栅极接触插塞cb1-cb3)带来了困难的技术挑战，并且需要仔细的设计考虑。
11、
技术介绍
部分中公开的信息在实现本申请的实施例之前已经为专利技术人所知，或者是在实现本文描述的实施例的过程中获取的技术信息。因此，它可能包含不构成公众已知的现有技术的信息。
技术实现思路
1、各种示例实施例提供了一种由3dsfet形成的半导体器件单元，其中电源轨设置在单元长度方向上的虚拟水平中心线周围的位置处或者设置在3dsfet的有源图案的垂直上方的位置处，并且诸如栅极接触插塞之类的mol结构形成在有源图案之外，从而避免有源图案上方的mol结构的拥挤。
2、根据实施例，提供了一种包括至少一个半导体器件单元的单元架构，半导体器件单元可以包括：第一有源图案和第二有源图案，其在第一方向上延伸，第一有源图案在与第一方向相交的第三方向上与第二有源图案至少部分重叠；多个栅极结构，其在第二方向上延伸跨过第一有源图案和第二有源图案，第二方向与第一方向和第三方向相交；多条金属线，其位于该单元的至少一个金属层中，该金属线在第一方向上延伸，并且金属线中的至少一条连接到第一有源图案和第二有源图案中的至少一个以及栅极结构；以及至少一个电源轨，其将第一有源图案和第二有源图案中的至少一个连接到至少一个电压源，其中至少一个电源轨被设置成比单元的上边界或下边界更靠近该单元在第一方向上延伸的虚拟水平中心线。
3、根据实施例，提供了一种包括至少一个半导体器件单元的单元架构，该半导体器件单元可以包括：第一有源图案和第二有源图案，其在第一方向上延伸，第一有源图案在与第一方向相交的第三方向上堆叠在第一有源图案上；多个栅极结构，其在第二方向上延伸跨过第一有源图案和第二有源图案，第二方向与第一方向和第三方向相交；以及多条金属线，其位于该单元的至少一个金属层中，该金属线在第一方向上延伸，其中金属线中的至少一条是将第一有源图案和第二有源图案中的至少一个连接到至少一个电压源的电源轨，并且其中金属线中的至少另一条连接到第一有源图案和第二有源图案中的至少一个以及栅极结构。
4、根据实施例，提供了一种包括至少一个半导体器件单元的单元架构，该半导体器件单元可以包括：第一有源图案和第二有源图案，其在第一方向上延伸，第一有源图案在与第一方向相交的第三方向上与第二有源图案至少部分重叠；多个栅极结构，其在第二方向上延伸跨过第一有源图案和第二有源图案，第二方向与第一方向和第三方向相交；多条金属线，其位于该单元的至少一个金属层中，该金属线在第一方向上延伸，并且金属线中的至少一条连接到第一本文档来自技高网...
【技术保护点】
1.一种包括至少一个半导体器件单元的单元架构，所述半导体器件单元包括：
2.根据权利要求1所述的单元架构，其中，所述至少一个电源轨在所述第三方向上不与所述单元的所述上边界或所述下边界垂直重叠。
3.根据权利要求2所述的单元架构，其中，所述至少一个电源轨是所述金属线当中的至少一条金属线，并且被包括在所述单元的后段制程(BEOL)中。
4.根据权利要求3所述的单元架构，还包括形成在所述栅极结构中的至少一个上的至少一个栅极接触插塞，
5.根据权利要求4所述的单元架构，其中，所述至少一个栅极接触插塞不与所述第一有源图案和所述第二有源图案中的任一个重叠。
6.根据权利要求3所述的单元架构，其中，所述至少一条金属线在所述第三方向上垂直设置在所述第一有源图案和所述第二有源图案中的至少一个上方。
7.根据权利要求6所述的单元架构，还包括形成在所述栅极结构中的至少一个上的至少一个栅极接触插塞，
8.根据权利要求1所述的单元架构，其中，所述第一有源图案和所述第二有源图案以及所述栅极结构形成被配置为执行逻辑操作的逻辑电
9.根据权利要求8所述的单元架构，其中，所述至少一个电源轨在所述第三方向上不与所述单元的所述上边界或所述下边界垂直重叠，并且
10.根据权利要求1所述的单元架构，其中，所述至少一个电源轨包括分别连接到正电压源和地电压源的两个电源轨。
11.根据权利要求10所述的单元架构，其中，所述两个电源轨在所述第三方向上不与所述单元的所述上边界或所述下边界垂直重叠。
12.根据权利要求11所述的单元架构，其中，所述两个电源轨在所述第三方向上垂直设置在所述第一有源图案和所述第二有源图案中的至少一个上方。
13.根据权利要求1所述的单元架构，其中，所述至少一个半导体器件单元包括串联连接并布置在所述第一方向上的多个单元，并且
14.根据权利要求13所述的单元架构，其中，所述单元中的至少一个中的所述第一有源图案和所述第二有源图案中的至少一个的宽度不同于所述单元中的至少另一个的所述第一有源图案和所述第二有源图案中的相对应的至少一个的宽度。
15.根据权利要求1所述的单元架构，其中，所述至少一个电源轨是在形成于所述单元上方的多个金属层当中的最低金属层中所包括的、所述金属线当中的至少另一条金属线。
16.一种包括至少一个半导体器件单元的单元架构，所述半导体器件单元包括：
17.根据权利要求16所述的单元架构，其中，所述至少一条金属线设置在所述单元内部的所述至少一条金属线不与所述单元的上边界和下边界重叠的位置处。
18.根据权利要求17所述的单元架构，其中，所述至少一条金属线设置在比所述单元的所述上边界或所述下边界更靠近所述单元的在所述第一方向上延伸的虚拟水平中心线的位置。
19.一种包括至少一个半导体器件单元的单元架构，所述半导体器件单元包括：
20.根据权利要求19所述的单元架构，其中，所述至少一个电源轨被设置成比所述单元的上边界或下边界更靠近所述单元的在所述第一方向上延伸的虚拟水平中心线。
...【技术特征摘要】
1.一种包括至少一个半导体器件单元的单元架构，所述半导体器件单元包括：
2.根据权利要求1所述的单元架构，其中，所述至少一个电源轨在所述第三方向上不与所述单元的所述上边界或所述下边界垂直重叠。
3.根据权利要求2所述的单元架构，其中，所述至少一个电源轨是所述金属线当中的至少一条金属线，并且被包括在所述单元的后段制程(beol)中。
4.根据权利要求3所述的单元架构，还包括形成在所述栅极结构中的至少一个上的至少一个栅极接触插塞，
5.根据权利要求4所述的单元架构，其中，所述至少一个栅极接触插塞不与所述第一有源图案和所述第二有源图案中的任一个重叠。
6.根据权利要求3所述的单元架构，其中，所述至少一条金属线在所述第三方向上垂直设置在所述第一有源图案和所述第二有源图案中的至少一个上方。
7.根据权利要求6所述的单元架构，还包括形成在所述栅极结构中的至少一个上的至少一个栅极接触插塞，
8.根据权利要求1所述的单元架构，其中，所述第一有源图案和所述第二有源图案以及所述栅极结构形成被配置为执行逻辑操作的逻辑电路。
9.根据权利要求8所述的单元架构，其中，所述至少一个电源轨在所述第三方向上不与所述单元的所述上边界或所述下边界垂直重叠，并且
10.根据权利要求1所述的单元架构，其中，所述至少一个电源轨包括分别连接到正电压源和地电压源的两个电源轨。
11.根据权利要求10所述的单元架构，其中，所述两个电源轨在所述第三方向上不与所述单元的所述上边界...
【专利技术属性】
技术研发人员：朴判济，金珍泰，朴孝恩，徐康一，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：
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